UNIVERZITET U KRAGUJEVCU TEHNIČKI FAKULTET U ČAČKU

Dr Predrag Petrović

IMPULSNA I DIGITALNA ELEKTRONIKA
-skripte-

ČAČAK, 2005, god.

1

PREDGOVOR

Ova skripta je pripremljena sa ciljem da olakša pripremanje ispita iz predmeta IMPULSNA I DIGITALNA ELEKTRONIKA koji slušaju studenti III godine Tehničkog fakulteta u Čačku, na odseku za računarsku tehniku. Skripta se najvećim delom oslanjaju na materijal koji je izložen u sjajnoj knjizi profesora Dejana Živkovića i profesora Miodraga Popovića, IMPULSNA I DIGITALNA ELEKTRONIKA, koja se kao osnovni uđžbenik koristi na svim Elektrotehničkim fakultetima u zemlji. Kako ona po obimu prevazilazi predviđeni fond časova na osnovnim studijama pojavila se potreba da se pripremi ovakav, sažet materijal. Neke od tema su obrađene praktično na informativnom nivou iz razloga što se one pominju i u nekim drugim predmetima koje studenti ovog odseka slušaju. Sa druge strane pojedine oblasti su proširene materijalom koji nije bio dostupan u trenutku kada je gore pomenuti uđžbenik pisan. To se pre svega odnosi na neke od novih poluprovodničkih struktura. Po ovde izloženom materijalu već više od 5 godina autor realizuje nastavu iz ovog predmeta. Autor se nada da će ovakva skripta naići na dobar prijem kod studenata i povećati prolaznost na ispitu.

U Čačku jun 2005 god. Autor

2

SADRŽAJ 1. Logička kola sa bipolarnim tranzistorima 1.1.1 Statička karakteristika invertor 1.1.2 Dinamičke karakteristike invertora 1.1.3 Invertor sa bipolarnim tranzistorom i Šotki diodom 1.2 RTL i DTL logička kola 1.3 Standardna TTL logička kola 1.3.1 Statičke karakteristike 1.3.2 Dinamičke karakteristike 1.3.4 Familija TTL kola 1.4.1 Šotki TTL (74S) familija 1.4.2 74LS familija 1.4.3 74AS familija 1.4.4 74ALS familija 1.4.5 TTL logička kola sa modifikovanim stepenom 1.4.6 Praktični aspekti korišćenja TTL kola 1.5 ECL logička kola 1.5.1 ECL 10K familija 1.5.2 ECL 100K familija 1.5.3 Praktični aspekti primene ECL kola 2. Logička kola sa MOS tranzistorima 2.1 NMOS invertori 2.2 Invertor sa MOS tranzistorom sa indukovanim kanalom 2.3 Invertor sa nezasićenim aktivnim stepenom 2.4 Invertor sa MOS tranzistorom sa ugrađenim kanalom 2.5 NMOS logička kola 2.6 CMOS invertor 2.7 CMOS logička kola 2.8 CMOS logička kola sa poboljšanim karakteristikama 2.9 povezivanje MOS i TTL familija logičkih kola 2.10 BiCMOS integrisana kola GaAS kola 3. Bistabilna kola 3.1 SR leč kola sa NILI logičkim kolima 3.2 SR leč kola sa NI logičkim kolima 3.3 SR leč kolo sa signalom dozvolom 3.4 D leč kolo 3.5 Sinhroni flipflopovi 3.6 Flipflopovi sa impulsnim okidanjem 3.7 Flipflopovi sa ivičnim okidanjem 3.8 JK flipflopovi 3.9 JK MS flipflop 3.10 JK flipflop sa ivičnim okidanjem 3.11 T flipflop 4. Komparatorska kola 4.1 Diferencijalni komparator 4.2 Diferencijalni komparator u bipolarnoj tehnici 4.3 Šmitov regenerativni komparator 5. Monostabilni i astabilni impulsni generatori 5.1 Monostabilni multivibrator u CMOS tehnici 7 7 9 10 10 11 11 12 12 15 15 16 17 17 18 18 19 20 20 22 22 24 25 26 27 28 31 33 34 35 47 55 55 57 58 60 60 60 61 62 63 64 65 66 66 67 70 73 74 3

5.2 Monostabilni multivibrator u TTL tehnici 5.3 Monostabilni multivibrator u ECL tehnici 5.4 Generisanje kratkih impulsa 5.5 Astabilni multivibrator u CMOS tehnici 5.6 Impulsni generatori sa komparatorima 5.6.1 Impulsni generatori sa regenerativnim komparatorima 5.6.2 Impulsni generatori sa neregenerativnim komparatorima 5.7 Integrisani tajmeri 5.7.1 Jednociklični tajmeri 5.7.2 Višeciklusni tajmeri Integrisani tajmer NE-555 6. Generatori linearnih napnskih oblika 6.1 Milerov integrator 6.2 Milerov integrator sa tranzistorima 6.3 Milerov integrator sa operacionim pojačavačem 6.4 Analiza tačnosti Milerovog integratora 6.5 Butstrep integrator 6.6 Butstrep integrator sa tranzistorima 6.7 Butstrep integrator sa operacionim pojačavačem 6.8 Analiza tačnosti butstrep integratora 6.9 Generisanje lineranog napona pomođu strujnog izvora 7. Kombinacione mreže 7.1 Analiza kombinacionih mreža 7.2 Sinteza kombinacionih mreža 7.3 Standardi i preporuke za izradu dokumentacije 7.4 Minimizacija kombinacionih mreža 7.5 Projektovanje realnih kombinacionih mreža 7.6 Faktor grananja 7.7 Vremenski odziv kombinacionih mreža 7.8 Moguće greške izazvane kašnjenjem logičkih kola 7.9 Trostatiči baferi 7.10 Magistrale digitalnih signala 7.11 Bidirekcioni trostatički baferi 7.12 Dekoderi 7.13 Potpuni dekoderi 7.14 Generisanje funkcija pomoću dekodera 7.15 Nepotpuni dekoderi 7.16 Koderi 7.17 Potpuni i nepotpuni dekoderi 7.18 Prioritetni koderi 7.19 Kontrola ispravnosti kodovanja 7.20 Konvertori koda 7.21 Multiplekseri 7.22 Sinteza multipleksera 7.23 Sinteza logičkih funkcija pomoću multipleksera 7.24 Demultiplekseri 7.25 Analogni multiplekseri/demultiplekseri 8. Sekvencijalne mreže 8.1 Anailza sinhronih sekvencijalnih mreža 8.2 Analiza mreže sa ivičnim D flipflopovima 8.3 Analiza mreže sa JK flipflopovima 8.4 Sinteza sinhronih sekvencijalnih mreža

75 77 79 79 80 80 82 83 84 84 85 93 93 94 96 98 99 99 100 101 103 104 104 105 106 107 108 108 110 111 114 114 115 116 117 118 118 119 119 121 122 124 126 126 127 127 128 128 129 131 132 133 4

13 Sabirači sa paralelnim prenosom 11.7 Memorijske komponente za specifične primene 11.3 DA konvertori sa težinskom otpornom mrežom 12.6 Analogno-digitalni konvertori 136 137 138 139 140 141 142 142 144 144 146 146 147 148 150 152 156 159 167 167 170 173 174 175 176 177 181 181 182 182 183 184 184 185 185 186 186 187 188 189 191 194 194 195 196 197 197 198 200 202 203 204 5 .2 Kolo potpunog sabirača 11.17 Sinhroni brojači 8. Sabiraška kola 11.14 Tehnike kod brzih sabiračkih kola 11.4 Izbor veličine sabirača 11.9 Brza sabiraška kola 11.17 Sabirači tipa Carry-Save 11.5 Sekvencijalne mreže sa povratnom spregom 8.6 Sabiranje negativnih brojeva 11.12 Integrisani pomerački registri 8.3 N'bitni sabirač 11.4 DA konvertori sa lestvičastom mrežom 12.3 FRAM memorije 10.13 Brojači sa pomeračkim registrima 8.15 Brojači 8.12 Brza sabiračka kola 11.1 Statičke poluprovodničke memorije 10.16 Asinhroni brojači 8.6 Organizacija dinamičke memorije većeg kapaciteta 10.5 Organizacija statičke memorije većeg kapaciteta 10.7 Stacionarni registri 8.2 Dinamičke poluprovodničke memorije 10.5 Bipolarni konvertori 12.16 Stablo sabiranja 11. Digitalno-analogna i analogno-digitalna konverzija 12.7 Akumulacija kašnjenja sabiraša 11.15 sabiranje više brojeva 11.14 Samopodešavajući brojači 8.1 Potpuni sabirač 11.8 Zavisnost kašnjenja od vrste podataka 11.4 Primena RAM memorija 10.8 Stacionarni registri sa D flipflopovima 8.18 Stablo sabiranja Carry-Save 12.6 Analiza sekvencijalne mreže sa povratnom spregom 8.10 Transparentni stacionarni registri 8.8.9 Stacionarni registri sa SR leč kolima 8.2 Osnovne karakteristike digitalno-analognih konvertora 12.10 Standardni N-bitni sabirač 11.1 Digitalno-analogni konvertori 12.19 Brojači sa paralelnim upisom 9.11 pomerački registri 8.18 Brojači unazad i obostrani brojači 8.2 Kombinacione programabilne komponente 10 Memorije 10. Programabilne logičke mreže 9.1 dvodimenzionalno dekodovanje adrese memorije 9.5 Sabiranje pozitivnih brojeva 11.11 Ubrzana sabiračka kola 11.

13 Sprega DA konvertora sa računarom 12.12.7 AD konvertori sa paralelnim komparatorima 12.14 Sprega AD konvertora sa računarom 12.10 Serijski AD konvertori 12.11 Bipolarni AD konvertori 12.8 Konvertori sa sukcesivnim aproksimacijama 12.15 Digitalni voltmetar LITERATURA 204 206 207 207 210 210 210 210 211 6 .12 Primena DA i AD konvertora 12.9 Prateći AD konvertori 12.

Da bi se ubrzao rad logičkih kola razvoj je išao u dva pravca. Da bi odredili ove tri karakteristike posmatraćemo posmatraćemo šemu prikazanu na slici 1. sa dva do osam emitora. Realna i idealizovana karakteristika su prikazane na sledećoj slici: slika 1.1. Drugi način je korišćenje nezasićenog diferencijalnog prekidača čime se dobija familija ECL (emitter-coupled logic) kola. Nakon toga većina otpornika bila je zamenjena diodama i tranzistorima čime su dobijena DTL (diode-transistor logic) kola. U većini logičkih kola izlazni stepen je realizovan pomoću tranzistorskog invertora koji radi u zasićenju. U jednom korišćene su Šotki diode za sprečavane rada tranzistora u zasićenju. LOGIČKA KOLA SA BIPOLARNIM TRANZISTORIMA Prva realizovana integrisana kola bila su RTL (resistor-transistor logic) kola.karakteristiku prenosa koja se definiše kao zavisnost izlaznog napona od ulaznog napona pri statičkoj pobudi. a to se nepovoljno odražava na dinamičke karakteristike logičkih kola a naročito na vreme kašnjenja.1. Kod TTL kola prvi put je iskorišćen multiemitorski tranzistor. logički nivoi i faktor grananja.1.1 slika 1. Sledeći korak je bio pojava TTL (transistor-transistor logic) kola. 1.2 Realna i idealizovana karakteristika prenosa invertorskog kola 7 . STATIČKE KARAKTERISTIKE INVERTORA Najvažnije statičke karakteristike invertorskog kola su: karakteristika prenosa.1 Invertor sa bipolarnim tranzistorom Karakteristika prenosa: .

.8) Faktor grananja na izlazu: .2) . Vu= VIl= VBET Vi= VOH= VCC (1.garantovana vrednost napona logičke jedinice na izlazu a zatim izračunati i vrednosti logičke amplitude.5) (1.Faktor grananja određujemo tako što se unapred propiše željena margina šuma za kritičnu situaciju na izlazu. što je prostije za računanje..7) . što je realnije ali teže za izračunavanje.Logička amplituda se definiše kao razlika nivoa logičke jedinice i logičke nule na izlazu: LA = VOH – VOL . ili NM1 = NM0. Obično se za izbor margine šuma uzima jedna od dve mogućnosti: NM1 ≥ 0.Margine šuma u ovom slučaju su: NM1 = VOH – VIH NM0 = VIL – VOL (1.6) (1.Faktor grananja (fan-out) se definiše kao maksimalni broj ulaznih priključaka koji se sme priključiti na izlaz a da se ne naruše dozvoljene granice logičkih nivoa.Koordinate tačke PT2 se lako mogu odrediti znajući da pri tom ulaznom naponu tranzistor ulazi u zasićenje.Sa slike 1. a zatim odredimo maksimalni broj kola koja se mogu priključiti na izlazu.4) Logički nivoi: . proizvodnih tolerancija i drugih uzroka. margina šuma i širine prelazne zone.3) VIH= VBES + (1. Vi= VOL= VCES RB VCC − VCES + RC βF (1. U praksi se za definisanje faktora grananja na izlazu uzimaju u obzir i varijacije usled temperature . 8 . tako da su praktične vrednosti izlaznog faktora grananja obično oko 10.Na osnovu koordinata prelomnih tačaka karakteristike prenosa mogu se odrediti četiri bitne karakteristike logičkih kola: VIL – maksimalni ulazni napon koji se ponaša kao logička nula VIH – minimalni ulazni napon koji se ponaša kao logička jedinica VOL – garantovana vrednost napona logičke nule na izlazu VOH . .2 se uočava da karakteristika prenosa ima tri oblasti koje su razdvojene sa dve prelomne tačke PT1 i PT2.Širina prelazne zone definiše se kao razlika graničnih vrednosti nivoa logičke jedinice i logičke nule na ulazu: TW = VIH – VIL (1.1) (1.

t1. koji se naziva vreme zasićenja (nagomilavanja) (storage time) eliminiše višak manjinskih nosilaca u bazi koji je posledica zasićenja . dopunjavaju se parazitne kapacitivnosti ali se i uspostavlja višak manjinskih nosilaca u prostoru baze tranzistora koji radi u direktnom aktivnom režimu .3 određivanje faktora grananja na izlazu 1.ts= t4 . U tom intervalu tranzistor je ponovo u direktnom aktivnom režimu .4 vremenski dijagrami napona i struja u invertorskom kolu .tr = t5 – t4 koji se naziva vreme uspostavljanja (rise time).1.t6 – t5 vreme oporavka (final recovery time).t3 .slika 1.t0 naziva se vreme kašnjenja (delay time) i obeleđava se sa td.isprazne parazitne kapacitivnosti spojeva 9 . DINAMIČKE KARAKTERISTIKE INVERTORA .Na ulaz dovedemo naponski impuls amplitude 5V i dovoljnog trajanja 5µs tako da se pre opadajuće ivice impulsa završe sve prelazne pojave izazvane rastućom ivicom ulaznog impulsa.4 slika 1. Ulazni impuls je prikazan na slici 1. .tf = t2 – t1 i naziva se vreme opadanja (fall time).2.

To znači da je proizvod snage i kašnjenja oko 190 pJ što je suviše velika vrednost -uvođenje tranzistora T1 umesto diode i korišćenje samo jednog izvora za napajanje od 5 V.1.7 dvoulazno DTL NI kolo 10 .3.6. INVERTOR SA BIPOLARNIM TRANZISTOROM I ŠOTKI DIODOM -veci je problem zakočiti tranzistor slika 1. RTL I DTL LOGIČKA KOLA .2.6: slika 1.5 invertor sa bipolarnim tranzistorom i Šotki diodom 1.1. dvoulazno RTL NILI kolo -Osnovni nedostatak RTL kola je nestabilan nivo logičke jedinice -Drugi nedostatak RTL kola je prilično velika disipacija od oko 16 mW pri kašnjnju za oko 12ns. što je kasnije usvojeno za standardnu vrednost napona za napajanje digitalnih kola slika 1.Paralelnim vezivanjem dva ili više invertora dobija se dvoulazno RTL kolo prikazano na slici 1.

-Bez dioda D3 i D4 na slici 1. STATIČKE KARAKTERISTIKE Karakteristika prenosa. -Treća prelomna tačka na karakteristici prenosa pojavljuje se kada tranzistor T3 ode u zasićenje. napon na ulazu je: VIH = 2VBES – VCES = 1.1 V (1. Tada je izlazni napon na nivou ligičke nule: VOL = VCES = 0. odnosno diode D3 i tranzistora T1 na slici 1. S druge strane smanjeno je i vreme propagacije signala kod TTL kola slika 1.3.6 V (1. odnosno proizvod snage i kašnjenja je oko 300 pJ što je znatno veće nego kod RTL kola.5 V (1.8 standardno TTL NI kolo sa dva ulaza -Izlazni stepen standardnog TTL kola znatno se razlikuje od izlaznog stepena DTL kola -Uloga otpornika R4 1.7b nije moguće pouzdano zakočiti izlazni tranzistor.12) -Dalje povećanje ulaznog napona ne dovodi do promene napona na izlazu ali menja radni režim nekih tranzistora u kolu.7a. -Uvođenjem emitor folovera T1 umesto diode znatno je povećan izlazni faktor grananja. 11 .). -DTL kolo ima veliko vreme kašnjenja koje iznosi oko 30 ns. logički nivoi i margine šuma VOH = VCC – 2VBET = 3.9) -Kada T2 provede javlja se prelomna tačka PT1.3.11) -Pošto su sada tranzistori T1 i T2 u zasićenju. -Disipacija je oko 10 mW. STANDARDNA TTL LOGIČKA KOLA -TTL (Transistor-transistor logic) kola dobijena su usavršavanjem DTL kola -Multiemitorski tranzistor ima višestruku ulogu.1. Drugi nedostatak DTL kola je velika površina koja je potrebna za realizaciju kola na silicijumskoj pločici.6 V (1. S jedne strane smanjena je potrebna površina za realizaciju ulaznog kola. VIL = VBET2 – VCES1 = 0.10) -Druga prelomna tačka na karakteristici prenosa pojavljuje se kada tranzistor T3 počne da provodi. 1.

oko tri puta manje nego kod DTL kola.3. DINAMIČKE KARAKTERISTIKE -Tipično vreme kašnjenja tp standardnih TTL kola iznosi 10 ns.2. Kako je disipacija tipičnog standardnog TTL kola oko 10 mW. 1. 1. odnosno.3. -Oznake TTL kola su u priličnoj meri standardizovane i imaju oblik XXMMKNNN.10 standardno TTL I kolo sa dva ulaza (SN7408) -Uvode sa dva nova tranzistora T5 koji ostvaruje potrebnu inverziju i T6 koji radi kao pomerač nivoa -kašnjenje oko 15 ns 12 .9 karakteristika prenosa standardnog TTL NI kola Faktor grananja na izlazu -Tipična vrednost faktora grananja N kod standardnih TTL kola je 10.4. Standardno TTL I kolo slika 1.slika 1. proizvod snage i kašnjenja je oko 100 pJ. FAMILIJA TTL KOLA -Danas postoji više od 500 različitih kola u 54/74 familiji.

vreme propagacije NILI kola je isto kao kod NI kola i iznosi 10 ns. u kolima većeg stepena integracije više se koriste NI kola.13 standardno TTL I-ILI-NE kolo sa 4x2 ulaza (SN7454) 13 . Standardno TTL I-ILI-NE kolo slika 1. Ukupni broj tranistora kod NILI kola veći (6 umesto 4).12 standardno TTL ILI kolo sa dva ulaza (SN7432) -kašnjenje standardnog ILI kola iznosi oko 12 ns.Standardno TTL NILI kolo slika 1.11 standardno TTL NILI kolo sa dva ulaza (SN7402) -Statičke ulazne karakteristike su iste kao kod NI kola. Standardno TTL ILI kolo -umetanje dva tranzistora T7 i T8 : slika 1.

14 ekspandabilno TTL I-ILI-NE kolo sa 4x2 ulaza (SN7453) Baferi i drajveri .5ns Ekspandabilna kola i ekspanderi -Ekspandabilna logička kola imaju posebne ulaze slika 1.15 bafersko NI kolo sa dva ulaza (SN7437) -manji otpornici i tranzistor T5 -faktor grananja je povećan na 30.-vreme propagacije tp reda 10. 14 . Vreme propagacije je oko 10ns ali pri oko tri puta manjem otpornom i tri puta većem kapacitivnom opterećenju izlaza.kola za strujno rasterećenje koja se kraće nazivaju baferi ili drajveri slika 1.

ŠOTKI TTL (74S) FAMILIJA slika 1. 74LS FAMILIJA -disipacija od svega 2 mW i kašnjenje od 10ns. -Vrednosti otpornika su oko 2 puta manje u odnosu na otpornike kod standardnog TTL kola. To izaziva povećanje disipacije kola na oko 20mW.1.17 karakteristika prenosa Šotki TTL NI kola -funkcija otpornika R6 -vreme tpLH znatno skraćeno u odnosu na standardna TTL kola i tipično je 3ns.2.umeću se tranzistori T5 i T6 slika 1. ali zbog povećane brzine proizvod snage i kašnjenja je oko 60pJ. -kočenje tranzistora je znatno brže jer ne postoji vreme zasićenja potrebno za eliminaciju viška nosilaca iz baze. Proizvod snage i kašnjenja je 20 pJ što predstavlja poboljšanje od 5 puta u odnosu na standardno TTL kolo -vrednosti otpornosti su oko 5 puta veće nego kod standardnog TTL kola i 5-10 puta veće nego kod Šotki TTL kola.16 Šotki TTL NI kolo sa dva ulaza (SN74S00) . što predstavlja poboljšanje od oko 40% u odnosu na standardnu TTL familiju.1. -TTL LS kola odlikuju se i povećanim izlaznim faktorom grananja koji je oko 20 15 .4. 1.4.

1 V VOL = VCES = 0.5 ns uz istu disipaciju od 20 mW kao kod kola 74S familije.19 NI kolo sa dva ulaza iz 74AS familije (74AS00) -multiemitorski tranzistor na ulazu zamenjen Šotki diodama.3 V dok su koordinate prelomne tačke PT2: VIH = 2VBE – VDS = 1. 74AS FAMILIJA (1.3 V . Proizvod snage i kašnjenja iznosi 30 pJ.4.9 V VOH = VCC – VBET = 4. Smanjene su i dimenzije tranzistora i skraćeno je vreme propagacije tp na svega 1. -dioda D3 radi ubrzanja prelaza sa logičke jedinice na logičku nulu na izlazu.3. 1.16) slika 1.15) (1. -Uloga dioda D3 i D4 je da obezbede brže gašenje tranzistora T5 i T4. 16 .slika 1.14) (1.18 Šotki TTL NI kolo male snage sa dva ulaza (SN74SL00) -koordinate prelomne tačke PT1 su: VIL = 2VBET – VDS = 0.13) (1.

21 TTL NI kolo sa dva ulaza i otvorenim kolektorom (SN7401) 17 .8 uklonjeni tranzistor T4.4. Male vrednosti otpornika daju veliku struju u kolektore zasićenih tranzistora smanjujući na taj način faktor grananja. . TTL LOGIČKA KOLA SA MODIFIKOVANIM IZLAZNIM STEPENOM TTL kola sa otvorenim kolektorom -iz kola sa slike 1. disipacija kola zbog oko 2 puta većih otpornosti prepolovljena i iznosi svega 1 mW.Kola sa otvorenim kolektorom imaju još jednu primenu: “ožičeno I” ili “kolektorsko I”.4. 74ALS FAMILIJA slika 1. -Šotki diode D1 i D2 služe za brzo kočenje tranzistora T4 kada ulaz prelazi iz stanja logičke jedinice na logičku nulu. -Vreme propagacije od 4 ns.4. slika 1. Vrednost otpornika je rezultat kompromisa i zavisi od broja ulaznih priključaka koji su vezani na liniju. Velike vrednosti otpornika nisu pogodne zbog smanjenja napona logičke jedinice zbog pada napona na otporniku.5.20 NI kolo sa dva ulaza iz 74ALS familije (74ALS00) -diode zamenjene pnp tranzistorima T1 i T2 na ulazu -Tranzistor T3 koji radi kao emitor-folover povećava strujnu pobudu izlaznog stepena i tako ubrzava rad kola.1. 1. dioda D1 i otpornik R4.

-Neiskorišćen ulaz se može kratko spojiti sa korišćenim što je takođe prikazano na slici 1.Trostatička TTL kola -Izlazni stepen trostatičkih TTL kola je skoro isti sa uobičajenim TTL izlaznim stepenom samo se može dovesti u stanje visoke impedanse kada su svi izlazni tranzistori zakočeni.4. Ovo je vrlo popularan način vezivanja neiskorišćenih ulaza jer ne zahteva upotrebu dodatnih komponenata. 1. 1. -postoji još jedan ulazni (kontrolni) priključak E -Vreme propagacije od ulaza A do izlaza je reda 10ns..22 vezivanje neiskorišćenih ulaza kod TTL NI (I) kola -vezivanje neiskorišćenih ulaza na napon napajanja preko diodnog kola -Neiskorišćeni ulazi NILI (ILI) kola se najčešće vezuju direktno na masu. PRAKTIČNI ASPEKTI KORIŠĆENJA TTL KOLA Vezivanje neiskorišćenih ulaza -Slobodni ulaz NI kola se ne sme ostaviti otvoren -vezivanje neiskorišćenih ulaza više NI (I) kola na napon napajanja preko zajedničkog otpornika vrednosti od 1 kΩ do 10 kΩ slika 1.23 diferencijalni pojačavač kao logički invertor 18 .30.5. ECL LOGIČKA KOLA slika 1.6. -Kod trostatičkih kola se izlazni stepen brže koči nego što se uključuje što je veoma pogodna osobina. Vreme propagacije tpZH (vreme potrebno za dovođenje izlaza iz stanja visoke impedanse) iznosi 11 ns dok je tpZL (vreme potrebno za izvođenje izlaza iz stanja visoke impedanse) duže i iznosi 16 ns.

31 se ne uključuju i ne koče već se struja kroz otpornik RE usmerava u jedan ili drugi tranzistor.-tranzistori u kolu sa slike 1. Zato se priključak za VCC vezuje na masu koja je tačka sa najstabilnijim potencijalom u kolu. 1.17) -Dinamičke karakteristike ECL kola su veoma dobre. dok tpLH raste znatno sporije. Proizvod snage i kašnjenja za ECL 10K familiju je: PDP = 48 pJ (1. -ECL kola 10K familije imala su dosta nedostataka. ECL 10K FAMILIJA slika 1. Margine šuma i logička amplituda ECL kola su vrlo mali a stabilnost logičih nivoa i referentnog napona zavisi od varijacija napona napajanja VEE i promena temperature 19 . -Tranzistor T3 ostvaruje ILI/NILI funkciju. Prosečno vreme propagacije neopterećenog ILI/NILI kola iznosi svega 2 ns. T5 i T6 služe kao strujni pojačavači i pomerači nivoa -diode D1 i D2 služe za temperaturnu kompenzaciju napona na emitorskim spojevima T2 i T4.1.18) -Vreme propagacije opterećenog ECL kola je veće od 2 ns zato što tpHL raste po skoro linearnom zakonu sa povećanjem kapacitivnog opterećenja. Statičke i dinamičke karakteristike -faktor grananja se obično ograničava na 10 -margine šuma i logička amplituda imaju male vrednosti -prosečna disipacija po kolu je: PD = PDIF + PREF/4 = 24 mW (1. T4 generiše referentni napon.24 logičko ILI/NILI kolo sa dva ulaza iz ECL 10K familije -Ovo kolo ima dva izlaza i realizuje ILI ili NILI funkciju.5. -Ulazni i izlazni nivoi nisu kompatibilni -mala logička amplituda reda nekoliko stotina mV -promene VCC direktno preslikavaju u promene izlaznog napona u oba logička stanja.

slika 1.1.5. b) izvor referentnih napona -Oba napona VRS i VCS su nezavisna od temperaturnih promena. Poboljšanja statičkih karakteristika su impresivna a i dinamičke karakteristike kola iz 100K familije su znatno bolje od kola iz 10K familije.3. a takođe ne zavise ni od promena napona napajanja VEE. -Prosečna disipacija kola iz 100K familije iznosi oko 40 mW. ECL 100K FAMILIJA -Osnovne razlike su zamena otpornika R3 tranzistorom T4 i uvođenje dioda D1 i D2 i otpornika R4 između kolektora diferencijalnog para tranzistora.2. 1. Glavni razlog za to su bolje karakteristike upotrebljenih tranzistora. 20 . Proizvod snage disipacije i kašnjenja je oko 30 pJ i lošiji je u poređenju sa novijim kolima iz TTL familije. Ulazna impedansa ECL kola Ru je reda nekoliko desetina kΩ.25 ECL ILI/NILI kolo sa dva ulaza iz 100K familije: a) diferencijalni pojačavač. Najvažnije razlike između 10K i 100K familije postoje u konstrukciji izvora referentnog napona. Veza između ulaza i izlaza može se smatrati vodom čija je karakteristična impedansa R0 reda nekoliko desetina do nekoliko stotina Ω. PRAKTIČNI ASPEKTI PRIMENE ECL KOLA Povezivanje ECL kola -Izlazna impedansa ECL kola Ri je mala i uvek manja od 10 Ω.5.

slika 1. Nedostaci ovakvog načina zatvaranja voda su slični kao kod zatvaranja voda na izlazu.Šotki diode su vezane na referentni napon VR. dok se veće varijacije naglo prigušuju jer jedna dioda provede. tako da signal na vodu može slobodno oscilovati u opsegu VR±VDS. slika 1. b) mogući oblik odziva na naglu promenu na početku voda -sprečavanje oscilacija zatvaranjem voda na prijemnoj strani otpornikom čija je otpornost jednaka karakterističnoj impedansi -Otpornik kojim se zatvara vod na ulazu ECL kola mora biti vezan na negativni napon manji od VR.27 prilagođenje na karakterističnu impedansu na izlazu voda slika 1. -Varijanta sa slike 1. .36b ima kao nedostatak veliku disipaciju na otpornicima koji formiraju razdelnik napona. Obe varijante smanjuju izlazni faktor grananja. slika 1. ulazi narednih logičkih kola moraju biti fizički blizu. jer bi se inače ulaz ponašao kao da je stalno na nivou logičke jedinice.26 sprezanje ECL kola: a) ekvivalentna šema.28 prilagođenje na karakterističnu impedansu na ulazu voda -prednost ovakvog načina zatvaranja je što nije potreban poseban izvor za napajanje.29 sprečavanje neželjenih oscilacija na vodu pomoću diode 21 .

Analizu rada invertora sa NMOS tranzistorom započećemo određivanjem karakterističnih tačaka na karakteristici prenosa. 2. napon logičke jedinice na izlazu je: VOH=VDD (2. ono predstavlja bazu za razvoj praktičnih invertorskih kola koja se realizuju u integrisanoj tehnici. Osim toga. može se očekivati da će uskoro CMOS kola i po brzini prevazići bipolarna logička kola.1 NMOS INVERTORI Osnovno kolo invertora u MOS tehnologiji je invertor sa NMOS tranzistorom koji je prikazan na slici 2. Kada je ulazni napon manji od prekidnog napona tranzistora Vt tranzistor je zakočen i napon na izlazu kola jednak je naponu napajanja VDD .1) 22 . Preslušavanje je posledica neizbežnih kapacitivnih i induktivnih sprega između bliskih vodova Preslušavanje se može sasvim eliminisati korišćenjem koaksijalnih kablova. Razlog za to je prvenstveno u manjim dimenzijama MOS tranzistora.1 iako se ovo kolo invertora zbog svojih nedostataka ne koristi u praksi.-Još jedan problem koji se javlja kod sprezanja ECL kola je problem preslušavanja.Pored toga sto obavlja jednu od osnovnih logičkih operacija. Elegantno rešenje predstavlja korišćenje uparenih vodova. CMOS tehnologija nudi jos dve prednosti: izuzetno malu potrošnju u statičkom režimu i brzinu rada koja je danas porediva sa bipolarnim kolima. Kako se sa smanjivanjem dimenzija tranzistora.30 eliminacija preslušavanja upredanjem sprežnih vodova 2. sto nije slučaj u bipolarnoj tehnologiji. LOGIČKA KOLA SA MOS TRANZISTORIMA U poslednjih petnaest godina došlo je do naglog razvoja tehnologije MOS integrisanih kola.izuzimajući ECL kola. Dakle. najprostije logičko kolo u MOS tehnologiji je invertor. a naročito u kolima veće gustine integracije kao što su ISI i VLSI kola. posebno NMOS i CMOS tehnologije. Osnovni razlog za sve veće korišćenje MOS kola je što je u MOS tehnologijama moguće postići veću gustinu integracije nego kod bipolarnih kola. slika 1. odnosno neželjene sprege kola preko vodova. Kao i u bipolarnoj tehnologiji. tako da danas NMOS i CMOS kola dominiraiu u digitalnoj elektronici. kolo invertora u MOS tehnologiji predstavlja osnovu za formiranje složenijih logičkih kola. brzina MOS kola linearno povećava. odnosno parica.

2) 1 + kRD (VDD − VT ) kRD Za date vrednosti parametara VDD=5 V. što je nedopustivo. Vidi se da veće vrednosti otpornika RD daju strmiju karakteristiku prenosa. Međutim veće vrednosti otpornika zahtevaju veliku površinu silicijuma. Da bi se olakšali zahtevi za veličinom otpornosti RD može se povećati vrednost W/L. dakle. Ako se pretpostavi. što takođe nije dobro rešenje Prema tome.Time se povećava površina NMOS tranzistora kao i njegova disipacija. Tranzistor radi u linearaom režimu pa se izjednačavanjem struje kroz otpornik RD sa strujom drejna dobija kvadratna jednačina po VOl. RD=50 K. manji napon VIH i manji napon V0L. 23 . k V −V 2 [2(VOH − VT )VOL − VOL ] = DD OL odakle se uzima samo pozitivno rešenje 2 RD VDD 1 VOL = VIL = + VT = VT Za VIL se dobija (2. da se ulazni napon dovodi sa izlaza kola istog tipa. bolje statičke karakieristike. 100K i 200K dobijamo sledeću karakteristiku prenosa: Slika 2. 2 Karakteristika prenosa klasičnog NMOS invertora. oko 100 puta veću od tranzistora. može se uzeti da je Vu = V0H. invertor sa NMOS tranzistorom i otpornikom kao opterećenjem nije pogodan za primenu u tehnici integrisanih kola jer onemogućuje postizanje velike gustine integracije.Slika 2. Uobičajeno rešenje ovog problema u tehnici integrisanih kola je korišćenje drugog MOS tranzistora kao opterećenja umesto otpornika RD.. Sto je realan slučaj u praksi.1 INVERTOR sa NMOS tranzistorom Znatno teže je odrediti nivo logičke nule na izlazu koji se javlja kada je na ulazu dovoljno visok napon. velika vrednost otpornika zahteva i veću vrednost napona napajanja. Osim toga.

dobija se: k I RD = I D 2 = 2 (VGS 2 − VT 2 ) 2 .5) 24 . Osnovne karakteristike tranzistora T2 koji treba da bude ekvivalentan otpo-rniku RD mogu se odrediti na sledeći način. Geometrijske karakteristike kanala oba tranzistora definisu geometrijski factor: (W / L)1 W1 L2 k1 = = (W / L) 2 W2 L1 k 2 Minimalna površina kola se dobija za KR=1.3) RD gde je kao i u prethodnom slučaju VDD = 5 V. k2=6.9 µ A/V2 (2. VSB2. za odnos W/L opteretnog tranzistora dobija se (W/L)2 = k2/k' = 0. NMOS tranzistor se može iskoristiti umesto otpornika RD u kolu sa slike.3 V. Izjednačujući struju IRD sa izrazom za struju zasićenog tranzistora T2.34. Dakle. (W/L)1 =2.4) 2 k2 je skoro 6 puta manje od transkonduktanse invertorskog tranzistora K1. Slika 2. To znači da će na rad tranzistora T2 uticati efekat podloge koji će. Struja kroz otponik RD je: V −V I RD = DD OL = 47 µ A (2. Opteretni tranzistor T2 moze samo da radi u zasićenju ili da bude zakocen jer je kod njega VGS2 = VDS2 .Interesantno je primetiti da je osnova opteretnog tranzistora T2 takođe vezana na masu jer je kod integrisanih kola osnova svih tranzistora zajednička i vezana na najmanji potencijal.2.34.3 NMOS ivertor sa zasićenim aktivnim opterećenjem Ovako se dobija invertor sa zasićenim aktivnim opterećenjem koji je prikazan na slici 2. dok opteretni tranzistor ima kanal čija je duzina tri puta veća od širine. V0L =0. zavisno od napona između sorsa i podloge tranzistora T2. Kako je k = k'(W/L). KR = Karakteristika ovog kola prikazana je na sledećoj slici: (2. Prema tome. RD = 100 K. menjati prekidni napon tranzistora VT2. (W/L)2 = 0.3.2 INVERTOR SA MOS TRANZISTOROM SA INDUKOVANIM KANALOM NMOS tranzistor sa indukovanim kanalom se ponaša kao otpomik velike vrednosti ako radi u režimu zasićenja. invertorski tranzistor ima kanal čija je širina dva puta veća od dužine.

ovo smanjenje ima indirektne negativne posledice.Međutim. kao na slici 2.3 V nego znatno veći. izlazni napon iz datog invenora neće biti V0L = 0.5.5 Invertor sa nezasićenim aktivnim opterećenjem 25 . Analizom dobijamo sledeće prednosti za parametere: VIL=1 V VOL= 5%VDD VIH=2. tranzistor T2 stalno radi u linearnom režimu.7) Ako je uslov (1) ispunjen. VGG>VDD + VT2 (2. jer je: VDS2<(VGS2-VT2) (2. a izlazni nivo je sličan kao kod TTL kola.3 Invertor sa nezasićenim aktivnim opterećenjem (2. na napon napajanja VGG.Stika 2.8) Slika 2. Pomoćni napon napajanja VGG treba da zadovolji uslov.2 V VOH=Vul 2.4 Karakteristike prenosa NMOS invertora sa slike 3 Smanjenje nivoa logičke jedinice nije veliko. Ako se smanjenim ulaznim naponom V0H pobuđuje drugi invertor.6) Osnovni nedostatak invertora sa zasicenim NMOS tranzistorom kao aktivniin opterećenjem je smanjeni napon logičke jedinice V0H. Povećanje vrednosti napona logicke jedinice V0H moze se jednostavno izvesti vezivanjem gejta tranzistora T2.

Pre svega. šema sa slike 6. Statičke karakteristike Ako je ulazni napon nizak. To su tranzistori sa ugrađenim kanalom. Na osnovu ovih podataka izračunavamo margine šuma: NM1= VOH -VIH=2. NMOS tranzistora sa indukovanim kanalom u zasićenju (b) i linearnom režimu (c). kada se upotrebi kao aktivno opterećenje.Karakteristika prenosa ovog invertora je slična karakteristici prenosa invertora sa zasićenim aktivnim opierećenjem. a zbog povećanog broja vodova za napajanje u kolu veće je zauzeće silicijumske podloge. VOL=0. Medutim. ponašanje tranzistora sa ugrađenim kanalom.Zbog toga se invenor sa nezasicenim prekidačem izuzetno retko koristi u realizaciji NMOS integrisanih kola jer ga svojim karakteristikama daleko prevazilazi invertor sa aktivnim opterecenjem realizovanim sa NMOS tranzistorom sa ugradenim kanalom.arnom režimu sa vrlo malom strujom.9) Obe margine šuma su veće od margina šuma invertora sa opteretnim tranzisto.8 V NMO= VIL -VOL=1. Karakteristike su izračunate pomoću programa SPICE.6 Invertor sa NMOS tranzistorom sa ugrađenim kanalom kao aktivnim opterećenjem Usavršavanjem postupka implantacije jona omogućena je proizvodnja NMOS tranzistora sa negativnim prekidnim naponom VT kod kojih kanal postoji i kad nema napona između gejta i sorsa. potrebna su dva izvora za napajanje. što je posledica povećane strmine karakteristike pre-nosa u prelaznoj zoni.dok su preostali naponski nivoi nakon računanja VIH=2. VIL=1.2 V. kao i NMOS tranzistora sa ugrađenim kanalom (d).6. što je pnkazano na slici 2.1 V (2.1 V. u realizaciji aktivnog opterećenja. NMOS tranzistor sa ugrađenim kanalom i kratkospojenim gejtom i sorsom može se upotrebiti kao dobro aktivno opterećenje invertorskog tranzistora. tranzistor T1 ne provodi dok tranzistor T2 radi u line. Glavna poboljšanja su povećana logička amplituda zbog povećanja nivoa logičke jedinice i povećana strmina u prelaznoj zoni zbog povećane struje opteretnog tranzistora. Prema tome. Pa ipak.9 ima I neke nedostatke. je što je tranzistor sa ugradenim kanalom uvek provodan u opsegu izlaznih nanona od 0 do VDD.4 INVERTOR SA MOS TRANZISTOROM SA UGRAĐENIM KANALOM Slika 2. Potrebna vrednost geometrijskog faktora Kp je veća za iste radne uslove nego kod invertora sa nezasićenim prekidačem. Velika prednost primene tranzistora sa ugrađenim kanalom nad tranzistorom sa indukovanim kanalom. 2.2 V. Ako se kod tranzistora sa ugradenim kanalom kralko spoje gejt i sors takav tranzistor radi u zasićenju kada je napon VDS > (VGS – VT) = \VT\ i ponaša se kao izvor konstantne struje. Izlazni napon je visok i iznosi: VOH=5 V. Na slici 2. nije idealno. 26 .rom sa indukovanim kanalom.7 su prikazane strujno-naponske karakteristike invenora sa opterećenjem izvedenim pomoću otpornika (a).

5. kao što je pokazano na slici 2.5 NMOS LOGIČKA KOLA Savremena logička kola u NMOS tehnologiji formiraju se od osnovnog invertorskog kola sa opteretrim tranzistorom sa ugrađenim kanalom prikazanog na slici 2. Na slici 8 su prikazane karakteristike prenosa istih invertora. Dodavanjem još jednog NMOS tranzistora paralelno invenorskom tranzistoru.Slika 2. 27 . I sa ove slike se vidi prednost primene tranzistora sa ugrađenim kanalom kao opterećenja.9. dobija se NILI kolo sa dva ulaza. 2. Slika 2.8 Poređenje karakteristika prenosa razmatranih invertora.7 Poređenje strujno naponskih karakteristika opteretnih elemenata Sa slike se jasno uočava da karaktenstika koja odgovara tranzistoru sa ugrađenim kanalom ima najbolji oblik i pored toga što dosta odstupa od idealne karakteristike strujnog izvora.

svaki od invertorskih tranzistora mora imati isti odnos W/L kao i kod osnovnog invertora. 2.Izlaz NILI kola sa slike 2. Na slici 10 (b) je prikazan potpuni šematski simbol kao i uprošćeni simbol u kome se podrazumeva da postoje kratki spojevi između podloge i sorsa oba tranzistora.10) Da se ne bi poremetio garantovani nivo napona logičke nule.9 NILI i NI kolo sa dva ulaza u NMOS tehnologiji Funkcionisanje kola sa slike 2.9.9 se može jednostavno objasniti. Kod svakog od tranzistora osnova je spojena na sors tako da nema uticaja efekta podloge. 28 . od SSI do VLSI. Izlazni napon je visok samo ako su oba ulaza na niskom potencijalu tako da su ulazni tranzistori zakočeni. se sastoji od dva MOS tranzistora sa indukovanim kanalom.9 biće na nivou logičke nule samo ako oba invertorska tranzistora provode.6 CMOS INVERTOR Komplementarna MOS (CMOS) kola predstavljaju najrasprostranjeniju familiju modernih logičkih kola zbog toga što se jedina koriste u svim stepenima integracije. Jedan od tranzistora ima kanal n tipa. V0L. To je razlog što se NMOS invertori i logička kola ne prave u tehnikama nizeg stepena integracije.10. CMOS invertor. dinamičke karakteristike invenora i logičkih NMOS kola su loše ako su parazitivni kapaciteti veliki. logička funkcija kola je zaista: Y = A + B = A• B (2. logička funkcija kola je: Y = A• B = A+ B (2. čija je struktura prikazana na slici 2. Kada je bilo koji od ulaznih priključaka na visokom potencijalu. gde je uticaj parazitnih kapaciteta veza i priključaka značajan. Dakle. SSI i MSI.11) Zbog malih struja sa kojima rade. NI kola u NMOS tehnologiji prave se serijskim vezivanjem dodatnih invertorskih tranzistora kao na slici 2. dok drugi tranzistor ima kanal p tipa. odgovarajući tranzistor provodi i izlaz je na nivou logičke nule VOL. Dakle.Slika 2. V0H =VDD. a na nivou logičke jedinice ako je bar jedan od invenorskih tranzistora zakočen.

Slika 2.10 CMOS invertor a)struktura

b)potpun i uprošćen šematski prikaz

Kada je na ulazu nizak napon, NMOS tranzistor ne može da provodi jer je:
Vul = VCSN < VTN, dok PMOS tranzistor može da provodi jer je:

\VGSP\ =\ Vul -VDD\ >\VTP\ Struja PMOS tranzistora je vrlo mala jer je jednaka sa strujom curenja zakočenog NMOS tranzistora. Izlazni napon je praktično jednak naponu napajanja. Dakle, napon logičke jedinice na izlazu CMOS invertora je: VOH=VDD (2.12) Kada je na ulazu visok napon, blizak naponu napajanja, NMOS tranzistor provodi jer je Vul=VGSN>VTN dok je PMOS tranzistor zakočen jer je : \VGSP\ =\ Vul -VDD\ <\VTP\ (2.13) i u ovom slučaju je struja kroz invertor mala, pa je iziazni napon praktično nula (tipično manji od 10 mV). Napon logičke nule na izlazu CMOS invertora je: VOL = 0 V (2.14) Pošto je u oba logička stanja jedan od tranzistora zakočen, struja izvora za napajanje u stabilnim logičkim stanjima je infinitezimalno mala. Zbog toga je statička disipacija CMOS invertora reda nekoliko nW. I pored izuzetno male statičke radne struje, CMOS invertor ima značajan izlazni strujni kapacitet jer provodni tranzistor može da primi ili da preda značajnu struju otpornom ili kapacitivnom opterećenju vezanom na izlaz. To znači da će faktor grananja na izlazu biti veliki i da će dinamičke karakteristike biti dobre.
Karakteristika prenosa

Pošto su nam poznate vrednosti za VOL i VOH za crtanje karakteristike prenosa trebaju nam još vrednosti za VIL i VIH. Posebno je interesantan slučaj uparenih tranzistora kada je VTN = \VTP\ i kn. = kp. Pošto je µn oko 2.5 puta veće od µp , sledi da za zadovoljenje uslova kN = kP odnos W/L PMOS tranzistora treba da bude 2.5 puta veći od odnosa W/L NMOS tranzistora. Uslov kN = kp obezbeđuje iste uslove za strujni kapacitet izlaza u oba logička stanja. Tada se jednačina uprošćava i postaje: 2V − VDD (2.15) VIL = IZL 2 dok je rešenje za apscisu prelomne tačke na karakteristici prenosa: 1 V IL = (3V DD + 2VT ) (2.16) 8 Za slučaj uparenih tranzistora dobijamo: V + 2VIZL (2.17) VIH = DD 2 pa se za apcisu prelomne tačke na karakteristici prenosa VIH dobija:
29

1 VIH = (5VDD − 2VT ) 8

Slika 2.11 Karakteristika prenosa CMOS invertora.

1 NM 0 = VIL − VOL = (3VDD + 2VT ) 8 (2.18) 1 NM 1 = VOH − VIH = (3VDD + 2VT ) 8 Dakle, margine šuma su iste, što je posledica uparenosti karakteristika tranzistora. Naravno, ako tranzistori nisu upareni, karakteristika prenosa neće biti simetrična i margine šuma neće biti iste. Na karakteristici prenosa, koja je prikazana na slici 2.11, postoji još jedna interesantna oblast. To je segment izmedu tačaka B i C. U toj radnoj oblasti oba tranzistora rade u zasićenju pa je pojačanje invertora beskonačno.
Disipacija CMOS kola

Kod CMOS invertora, kao i kod složenijih CMOS kola, postoje četiri uzroka za disipaciju kola. To su: struja curenja, kapacitivnost opterećenja, interne kapacitivnosti i prelazna stanja. Dispacija usled struje curenja predstavlja statičku disipaciju koja je ustvari proizvod napona napajanja VDD i struje curenja. Statička disipacija CMOS kola je reda µW. Mnogo važnija su ostala tri uzroka disipacije koji se javljaju samo prilikom promene logičkih stanja i koji su poznati pod zajedniikim nazivom dinamička disipacija. Dinamička disipacija CMOS invertora je: 2 PD = f (C P + C PD )VDD (2.19) gde je f učestanost,CP kapacitivno opterećenje,a CPD je dato izrazom: 2 C PD = CT + 0.5(VDD − 2VT ) I DD max (t LH + t HL ) / VDD (2.20) Kapacitivnost Cpd se obično određuje eksperimentalno, merenjem disipacije kola bez opterećenja. PDP faktor zavisi od brzine promene logičkih stanja pa je obično manji od 10 pJ i iznosi 1 pJ.
Parazitni efekti kod CMOS kola

Kola sa komplementarnim MOS tranzistorima podložna su i nekim degradirajućim, uticajima parazitnih elemenata koji se pojavljuju u strukturi CMOS tranzistora. Od mnoštva pn spojeva koji postoje u strukturi CMOS invertora mogu se formirati parazitni bipolarni pnp ili npn tranzistori. Na primer, pnp tranzistor se formira od oblasti sorsa i podloge PMOS tranzistora (emitor i baza) i podloge NMOS
30

tranzistora (kolektor). Tranzistor npn tipa se moze formirati od oblasti sorsa i podloge NMOS tranzistora (emitor i baza) i podloge PMOS tranzistora (kolektor). Opisani parazitni tranzistori su eksplicitno prikazani na slici 2.12. Pored tranzistora, na slici su prikazani i parazitni otpotnici koji potiču od konačnih provodnosti osnova PMOS i NMOS tranzistora. Ove otpornosti su male ali uvek postoje. Poznato je da npn-pnp struktura prikazana na slici 12 ima strujno naponsku karakteristiku, prikazanu na slici 2.13, koja u jednom delu ima negativni nagib. tj dinamička otpornost strukture je negativna. Na ovaj deo karakteristike se moze doći ako se pređe neki kritični napon VL koji kod savremenih CMOS kola iznosi 10 do 20 V. Tada oba tranzistora počinju da provode i zbog pozitivne povratne sprege struja počinje naglo da raste. Radna tačka se brzo prebaci preko dela I - V karakteristike sa negativnim nagibom i zaustavlja na delu karakteristike čiji je nagib određen otpomicima R3 i R4.

Slika 2.12 Parazitni bipolarni tranzistori u CMOS strukturi.

Slika 2.13 Strujno-naponska karakteristika npn-pnp strukture.

Otpornici R3 i R4 ograničavaju struju na nekoliko mA. Za ovu pojavu se upotrebljava engleski termin latch-up pošto nema domaćeg odgovarajućeg termina. Ova pojava može trajno da ošteti kolo.
2.7 CMOS LOGIČKA KOLA

Kao i u slučaju NMOS tehnologije, CMOS logička kola dobijaju se proširivanjem. osnovnog invertorskog kola sa slike 2.10. Na slici 2.14 prikazana su CMOS NILI i Nl kola sa dva ulaza. NILI kolo dobijeno je dodavanjem paralelnog kanalnog tranzistora T3, i serijskog p kanalnog tranzistora T4. Za svaki dodatni ulaz dodaju se dva komplementama tranzistora. Formiranje NI kola je dualan proces. Za svaki ulazni priključak dodaje se serijski N-kanalni tranzistor i paralelni p-kanalni tranzistor. Dakle, CMOS logička kola su u pogledu iskorišcenja površine slilicijuma manje ekonomična od odgovarajućih NMOS logičkih kola.

31

Slika 2.14 CMOS logička kola: a) NILI kolo, b) NI kolo.

Rad kola sa slike 2.14 je jednostavno objasniti. Izlaz NILI kola biće na visokom nivou samo ako su oba ulaza na niskom nivou. Dakle, imamo: Y = A• B = A+ B (2.21) što je zaista logička funkcija NILI kola. Nasuprot tome, izlaz NI kola biće na niskom nivou jedino ako su oba ulaza na visokom nivou. Na osnovu toga se može napisati logička jednačina: Y = A + B = A• B (2.22) Da bi vremena kašnjenja rastuće i opadajuće ivice bila ista potrebno je da bude: (W/L)P=2.5N(W/L)N (2.23) kod NILI kola, a kod NI kola treba da bude zadovoljen uslov: (W/L)P=2.5N(W/L)N /N (2.24) gde je N broj ulaza u logičko kolo. Pored osnovnih CMOS logičkih kola, za formiranje složenih digitalnih mreža u CMOS tehnologiji koristi se i CMOS transmisioni gejt koji je prikazan na slici 2.15. Kao što se vidi, transmisioni gejt čine dva paralelno vezana tranzistora od kojih je jedan PMOS, a drugi NMOS tipa. Gejtovi tranzistora se pobuduju komplementarnim signalima C i C . Kada je C = 0, raskinuta je veza ulaza sa izlazom, a kada je C = 1 ulaz i izlaz su kratko spojeni. Dakle, transmisioni gejt se ponaša kao bidirekcioni kontrolisani prekidač pa se zbog toga često naziva i bilateralni prekidač.

Slika 2.15 CMOS transmisioni gejt: a) struktura, b) simbol

Nedostaci ove familije logičkih kola bili su brojni. Pored nedovoljnog izlaznog strujnog kapaciteta i nekompatibilnosti logičkih nivoa sa tada dominantnom TTL tehnologijom, najvažniji nedostatak 4000 familije bila je mala brzina rada. Vreme kašnjenja zavisilo je od spoljnjeg kapacitivnog opterećenja i bilo
32

je relativno veliko. Takode su izvršena tehnološka i strukturna poboljšanja koja su poboljšala karakteristiku prenosa. Jedina razlika je što je kod kola iz 74C familije gejt napravljen od polikristalnog silicijuma. Time je obezbeđeno smanjeno vreme kašnjenja u odnosu na 4000 familiju. Na primer. čime su smanjene dimenzije tranzistora. glavno ograničenje za izlazni faktor grananja je dinamičke prirode. FAMILIJA 74C Osnovno poboljšanje kod kola iz 74C familije je uvođenje dvostrukog razdvojnog slepena na izlazu.14b. Električne 33 .16 je prikazano NI kolo sa dva ulaza. izlazni signal se propušta kroz dva invertora koji ne menjaju logičku funkciju. pri naponu napajanja od 10V i vremenima uspona i pada ulaznog impulsa od 20ns. Među familijama CMOS kola sa poboljšanim karakteristikama prve su se pojavile modifikovana 4000 familija sa oznakom 4000B. Za razliku od kola sa slike 14b. vreme kašnjenja logičkih kola iz 4000 familije.25) Kako je ulazni kapacitet kola (Cp) reda 5 pF. na slici 2. Tehnološki napredak omogućio je postizanje minimalnih dimenzija elemenata od 3 µm i debljinu oksida od 60 nm. Kao primer kola iz 74C familije.16 NI kolo sa dva ulaza iz 74C familije CMOS kola(74C00) FAMILIJA 74HC/HCT Dalja poboljšanja CMOS logičkih kola bila su uglavnom tehnološke prirode Pre desetak godina pojavila se nova familija CMOS logičkih kola poznata kao 74HC familija.8 CMOS LOGIČKA KOLA SA POBOLJŠANIM KARAKTERISTIKAMA Posle pojave prve familije CMOS logičkih kola. može se proceniti na osnovu izraza: tp=22+0. a time i margine šuma. smanjeni parazitni kapaciteti i ubrzan rad kola. uloženo je dosta napora da se poprave uočeni nedostaci.66Cp (2. Tranzistori u invertorima imaju veliki odnos W/L da bi se postigao veliki strujni kapacitet. Kako su razlike između 4000B i 74C familije vrlo male u daljem tekstu će biti opisana samo 74C familija CMOS logičkih kola koja je šire rasprostranjena. a zatim i 74C familija. Glavna pažnja je posvećena povećanju izlaznih struja što indirektno poboljšava dinamičke karakteristike. Kao što se vidi. pa se na izlaz može vezati kapacitet do 50 pF. 2. ulazni stepen kola je isti kao kod osnovnog logičkog kola sa slike 2. Slika 2.

Ako NMOS kolo napaja 74LS kolo. Kada je izlaz u stanju logiške nule traazistor T.5 V. kao na slici 2. i da pri tome izlazni napon ne poraste iznad maxVOL = 0.17. Izlazni strujni kapacitet je povećan na 4 mA. Međutim. treba da primi ulaznu struju 74LS kola koja iznosi maxIIL = 0. Garantovani logički nivoi na izlazu su VOH =4. Način sprezanja pokazan je na slici 2.7 V. Povezivanje NMOS i TTL kola Savremena NMOS integrisana kola se isključvo prave koristeći aktivno opterećenje sa tranzistorom sa ugrađenim kanalom.9 V. pa se na izlaz može vezati 10 ulaza kola iz 74LS familije. Sprezanju 74C familije sa 74LS familijom mora se posvetiti malo više pažnje. Zbog toga pri sprezanju NMOS i TTL kola ima malo problema. 2. kao što su 74HCT i 74ACT su potpuno kompatibilne sa 74LS i 74ALS familijama i mogu se mešati bez ikakvog problema. jedini problem koji treba rešiti je stujni kapacitet izlaza NMOS kola. Napon napajanja je 5 V kao i kod TTL kola. odnosno.. U stanju logičke jedinice izlaz treba da obezbedi ulaznu struju 74LS kola koja iznosi max IIH = 20 µA. Dozvoljeni opseg napona napajanja je smanjen i kreće se u granicama od 3 do 6 V. Dozvoljene granice ulaznih nivoa su VIH = 3. isto je kao kod TTL kola iz 54/74 i 74LS familije. ponekad se mora odstupiti od tog pravila. Neke CMOS familije.35 V.1V. Tada se mora izvršiti prelaz sa jedne na drugu familiju logičkih kola. 34 .18. Poboljšanja u odnosu na starije familije CMOS kola su značajna. VOL = 0.šeme kola iz 74HC familije su praktično identične električnim šemama kola iz 74C familije CMOS kola.15V i VIL= 1.4 mA. Ovi zahtevi se moraju rešiti prilikom projektovanja izlaznih tranzistora u NMOS kolu pravilnim izborom odnosa W/L Slika 2.17 Povezivanje NMOS I TTL kola Povezivanje CMOS i TTL kola Povezivanje CMOS i TTL kola je isto tako jednostavno. jer u korišćenoj familiji ne postoji potrebno kolo. Vreme kašnjenja je skraćeno pa je pri kapacitivnom opterećenju od 50 pF svedeno na svega 10 ns.9 POVEZIVANJE MOS I TTL FAMILIJA LOGlČKIH KOLA Složeni digitalni sistemi se obično realizuju koristeći jednu familiju logičkih kola. a da pri tome izlazni napon ne padne ispod minV0H = 2.

Slika 2.18 Povezivanj CMOS i TTL 74LS kola

Pri pobuđivanju 74LS kola iz CMOS kola treba obezbediti dovoljan strujni kapacitet izlaza CMOS kola. U stanju logičke jedinice CMOS kolo treba da obezbedi izlaznu struju od 20µA pri izlaznom naponu od najmanje 2.7 V. U stanju logičke nule CMOS kolo treba da primi izlaznu struju od 0.4 mA pri izlaznom naponu od najviše 0.5 V. Problem se, kao i u slučaju NMOS kola, rešava izborom odnosa W/L NMOS i PMOS tranzistora U Tabelama 2.1 i 2.2 prikazane su najbitnije statičke i dinamičke karakteristike za NILI kolo 7402 koje je tipični predstavnik CMOS kola niskog stepena integracije. 74C 74HC 74HCT 74AC 74ACT 2-6 “ 2-6 2-6 2-6 Napajanje (V) 3-20 4.5 4.9 4.9 4.9 4.9 V0H (min) (V) 0.5 0.1 0.1 0.1 0.1 V0L(max)(V) 3.5 3.15 2.0 3.15 2.0 VIH (mui) (V) 1.5 1.35 0.8 1.35 0.8 VIL (max) (V) -4.0 -4.0 -24.0 -24.0 IOH(max) (mA) -1.75 4.0 4.0 24.0 24.0 IOL (max) (mA) 1.75 >100 >100 >100 >100 >100 Faktor grananja Pd(µW) 2.5 2.5 2.5 2.5 2.5 Tabela 2.1 Poređenje statičkih karakteristika CMOS kola (VDD = 5 V, TA = 25 C) 74 C 74HC 74HCT 74 AC tpLH (tipično) (ns) 50 10 10 6.0 tpHL (lipično) (ns) 50 10 10 4.5 0.08 0.02 0.02 0.01 PDP(pJ) Tabela 2.2 Poređenje dinamičkih karakteristika CMOS kola (VDD = 5 V, Cp = 50 pF, TA = 25 C)
2.10 BiCMOS INTEGRISANA KOLA

74ACT 5.5 4.0 0.01

Osnovne prednosti CMOS integrisanih kola nad bipolarnim imegrisanim kolima su mala disipacija i velike margina šuma. Osim toga, CMOS kola imaju manju površinu, manje parazitne kapacitete, veću ulaznu otpornost, mogucnost provođenja struje u oba smera. Međutim, i bipolarna integrisana kola imaju niz prednosti od kojih je najvažnija sposobnost da pobuđuju velika kapacitivna opterećenja. Bipolarna kola takođe nude veći strujni kapacitet po jedinici površine, bolje osobine u linearnom režimu, bolju usklađenost karakteristika i manju osetljivost na varijacije proizvodnog procesa. Evo i izgleda nekih logičkih kola u BICMOS tehnologiji:

35

Slika 2.19 BiCMOS invertori: (a) Osnovno kolo, (b) Modifikovino kolo.

Ulazni stepen je CMOS invertor a izlazni stepen je od TTL kola. Kad tranzistori T3 i T4 uđu u zasićenje nisu mogli da se ugase pa su ubačeni R1 i R2 što je povećalo mnogo veličinu kola pa su R1 i R2 zamenjeni sa dva NMOS tranzistora. Za tako modifikovno kolo naponi na izlazu u stanju logičke nule i logičke jedinice iznose: VOL=VBE VOH=VDD-VBE (2.26) Kao što se vidi,logička amplituda BiCMOS invertora iznosi: LA=VOH-VOL=VDD-2VBE (2.27)

Logička amplituda, je manja nego kod običnog CMOS invertora za 2VBE. Iako je na prvi pogled smanjenje logičke amplitude malo ono predstavlja značajan nedostatak BiCMOS invertora. Naime, izlazni nivoi BiCMOS invertora postaju nedovoljni da u narednom kolu potpuno zakoče tranzistor koji treba da bude neprovodan. Zbog toga se povećava statička disipacija narednog kola. Komplementarni MOS nudi invertor sa skoro perfektnim karakteristikama kao što su visoke, simetrične margine šumova, visoku ulaznu i nisku izlaznu impendansu (prividnu otpornost), visoki koeficijent pojačanja u oblasti (regionu) prelaza (tranzicije), visoku gustinu pakovanja (male dimenzije uređaja), i malu disipaciju snage. Brzina je jedini faktor ograničenja, posebno kada veliko kapacitivno opterećenje. Na suprot sa ovim, ECL kolo ima veliku strujnu provodljivost (po jedničnoj oblasti), veliku brzinu prenošenja i male ulazno/izlazne šumove. Za slične brojeve izlaza i uporedivu tehnologiju, kašnjenje je oko dva do pet puta manje nego kod CMOS kola. Ipak ovo nije postignuto bez plaćanja neke cene. Velika potrošnja snage, čini veoma teškom integraciju velike gustine. 100k- ECL kolo, na primer, troši 60W (za amplitudu signala od 0.4V i za napajanje 4V). Tipično ECL kolo ima inferiorne jednosmerne karakteristike u poređenju sa CMOS kolom - nižu ulaznu impedansu i manje margine šumova. Skorijih godina, tehnološki napredak je učinio mogućim da se kombinuju komplementarni MOS tranzistori i bipolarni tranzistori u jednom, jedinstvenom procesu po razumnoj ceni. Samo jedan epitaksijalni sloj n - tipa je upotrebljen za PMOS i npn tranzistore. Njegova otpornost se bira , tako da on može da podrži oba uređaja. n+ ubačeni sloj , smešta se ispod epitaksijalnog sloja da bi umanjio sposobnost punjenja kondenzatora bipolarnog tranzistora, koja neprekidno povećava otpornost na latch up. p - sloj poboljšava gustinu pakovanja (dimenzije uređaja), zato što prostor između sabirnih elektroda bipolarnih tranzistora može da bude umanjen. To doprinosi uvećanju kapacitivnosti kolektor - substrata. Ova tehnologija otvara mnogo novih mogućnosti, zato što je sada moguće kombinovati visoku gustinu integracije MOS logike sa strujom bipolarnih tranzistora. BiCMOS invertor, koji postiže upravo to, je objašnjen u sledećem delu. Prvo govorimo o kolu uopšteno, a onda više detaljno o kontinualnim i prelaznim karakteristikama i potrošnji snage. Odeljak se zaključuje sa razmatranjem upotrebe BiCMOS-a
36

i njegovim budućim izgledom. Većina tehnika koje se uptrebljavaju u ovom odeljku su slične onima upotrebljenim za CMOS i ECL kola, tako da ćemo upotebljavati kratke analize bez detaljnih izvođenja za vežbu.

Slika 2.20 Poprečni presek BiCMOS procesa Pogled na BiCMOS kolo

Kao što je bio slučaj sa ECL i CMOS kolima, postoje brojne verzije BiCMOS invertora, svaka od njih sa neznatno različitim karakteristikama. Razmatranje jednog je dovoljno da se ilustruje bazični koncept i osobine kola. Šema BiCMOS kola je prikazana na slici B.2a. Kada je ulaz visok, NMOS-ov tranzistor M1 je uključen, uzrokujući da Q1 provede, dok su M2 i Q2 isključeni. Rezultat je nizak izlazni napon (Slika B.2b). Nizak Vin, sa druge strane, uzrokuje da se M2 i Q2 uključe, dok su M1 i Q1 u isključenom stanju, rezultirajući visok nivo izlaza. (Slika 2.21c). U stanju kontinualnog rada, Q1 i Q2 nikada nisu uključeni istovremeno, što doprinosi maloj potrošnji snage. Pažljivi čitalac može da uoči sličnost između ove strukture i TTL kola. Oba koriste bipolarnu push - pull fazu. U BiCMOS strukturi, to rezultira u boljem radu (boljim karakteristikama) i višoj ulaznoj impedansi.

(a) Generički BiCMOS izlaz (prolaz)

(b) Ekvivalentno kolo za visok ulazni signal Slika 2.21

c)Ekvivalentno kolo za nizak ulazni signal

Impedanse Z1 i Z2 su neophodne da otklone bazično naelektrisanje bipolarnih tranzistora kada su oni isključeni. Na primer, za vreme promene visokog - ka – niskom nivou na ulazu, M1 se prvo isključuje. Da
37

bi se isključio Q1, njegovo bazno naelektrisanje mora da bude otklonjeno. To se dešava kroz Z1. Dodavanje ovakvih otpornika, ne umanjuje samo vreme provođenja, nego takođe ima i pozitivan efekat na potrošnju energije. Postoji kratak period za vreme provođenja kada su i Q1 i Q2 uključeni uporedo, što stvara privremeni strujni put između VDD i GND. Rezultirajući strujni signal može da bude veliki i ima štetan efekat kako na potrošnju energije, tako i na izvor šumova. Zato, isključenje uređaja, što je pre moguće, je od najvećeg stepena važnosti. Karakteristike prenosa mogu da budi izvedene putem provere. Razmotrimo visok nivo . Sa Vin na 0 V, PMOS tranzistor M2 je uključen, podešavajući bazu Q2 na VDD. Q2 se ponaša kao emitter- follower, tako da VOUT naraste na VDD - VBE(on) maksimalno. Isto je tačno i za VOL. Za visoko Vin, M1 je uključeno. Q1 je uključeno dok je Vout > VBE (on).1 Čim Vout dostigne VBE(on), Q1 se isključi. VOL je stoga jednako VBE(on). Ovo umanjuje ukupnu naponsku promenu na VDD - 2VBE(on), što prouzrokuje ne samo umanjene margine šumova, već takođe uvećava disipaciju energije. Razmotrimo, na primer, kolo sa slike 2.22 gde je BiCMOS kolo prikazano sa jediničnim izlazom za Vin = 0. Izlazni napon VDD - VBE(on) ne uspeva da potpuno isključi PMOS tranzistor sledećeg stepene, pošto je VBE(on) približno jednak sa PMOS pragom. Ovo vodi ka stalnom oticanju struje i potrošnji energije. Predlagane su različite šeme da bi se rešio ovaj problem. O nekim od ovih šema će biti govora kasnije. Uprkos ovoj razlici, VTC BiCMOS invertor je značajno sličan onom u CMOS-u.

Slika 2.22 Povećana potrošnja energije zbog umanjenog naponskog swinga.

Kašnjenje BiCMOS invertora se sastoji od dve komponente: (1) uključenja / isključenja bipolarnog tranzistora i (2) pražnjenja / punjenja kondenzatora. Iz našeg razmatranja RTL kola, naučili smo koliko je važno držati bipolarni tranzistor van oblasti zasićenja. Izgradnja i otklanjanje baznog naelektrisanja zasićenog tranzistora zahteva značajno vreme . Jedna od privlačnih karakteristika BiCMOS invertora je da struktura sprečava kako Q1 tako i Q2 od odlaska u zasićenje. Oni su ili u aktivnom režimu ili isključeni (ne rade). Za visok izlazni nivo, Q2 se zadržava u direktnom - aktivnom modu kada je dostignut VOH. PMOS tranzistor M2 se ponaša kao otpornik, osiguravajući da je opornički napon M2 uvek viši nego njegov bazni napon (Slika 2.21c). Slično, na niskom kraju izlaza, M1 se ponaša kao otpornik između baze i kolektora Q1, sprečavajući da se tranzistor prezasiti (Slika 2.21b). Bazno naelektrisanje se zato drži na minimumu i tranzistori se brzo uključuju i isključuju. Shodno tome, razumno je zaključiti da je za tipično kondenzatorsko opterećenje, kašnjenje je predodređeno vremenima punjenja i pražnjenja kondenzatora. 1 Datim dovoljnim vremenom, izlazni napon će eventualno dostići veličinu uzemljnenja. Onda kada je Q1 isključeno, otporni put do uzemljenja još uvek postoji do M1 - Z1. Zbog velikog otpora ovog puta, ovo traži značajno vreme. Zato je razumno zaključiti da je VOL = VBE.

38

Ručno izvođenje parametara VTC BiCMOS invertora je istinski kompleksno zbog velikog broja tranzistora i njihove međusobne uslovljenosti. Slika 2. U zaljučku.pull" bipolarne izlazne faze. Predpostavljajući da je otpor M2 u direktnom aktivnom modu jednak Ron. Q1 je brzo isključeno i njegovo bazno naelektrisanje se poništava kroz Z1. struja pražnjenja jednaka je (βF + 1) (Vout .21 neprivlačnim za stvarne dizajne.Vout) / Ron ( Ron ekvivalentna otpornost PMOS tranzistora). BiCMOS invertor prikazuje većinu osobina kao i CMOS invertor. dominantna kapacitativnost. Q2 je isključen preko Z2. Nadalje.na nizak naponski nivo važi ekvivalentno kolo sa slike 2. Još jednom. pokazuje izvrsne performanse ako postoji kapacitivno opterećenje. Prvo razmotrimo prelaz od niskog na visoki naponski nivo. U ovom slučaju ekvivalentno kolo sa slike 2. Brojna neznatno modifikovana i više popularna kola su prikazana na slici 2.23 Prelazno ponašanje BiCMOS invertora.VBE(on) . impendanse Z1 i Z2 su zamenjene aktivnim impendansama (tranzistorima). Na slikama pod (b) i (c) prikazane su različite mogućnosti realizacije BiCMOS invertora .23a je važeće. Strujni pojačavač čini BiCMOS kolo efikasnijim nego CMOS kolo za velika kapacitativna punjenja. predpostavimo da je kapacitivno opterećenje CL.Q2. 39 .24 U provom kolu (a).Da bi se analiziralo ponašanje invertora. kombinacija Z1 .23b. Opterećeni kondenzator CL je napunjen kroz strujni pojačavač M2 . po cenu kompleksnijeg kola i cenu kompleksnijeg i skupljeg proizvodnog procesa. Struja tranzistora M2 prolazi kroz Q2 i umnožava se sa βF od Q2 (predpostavljajući da Q2 radi u direktnoj aktivnoj oblasti). koji se uključuju samo kada je potrebno. Statičko ponašanje i pitanja robustnosti Upotreba otporničkih elemenata čini BiCMOS kolo sa slike 2. kao rezultat "push . Za vreme prelaska sa visokog . Ovo proizvodi veliku struju punjenja (βF + 1) (VDD .Q1reaguje kao βF strujni pojačavač.VBE(on)) / Ron (predpostavljajući da je Ron <<Z1). Ograničavamo se na SPICE simulacije.

NMOS i bipolarni tranzistori su minimalnih veličina. Kompleksni oblik krive je uzrokovan kompleksnim interakcijama velikog broja aktivnih uređaja predstavljenih u kolu.U prelaznoj oblasti između 2 V i 3. Ovo je proizašlo iz činjenice da Q2 još uvek nosi nešto predajne struje kada je napon manji od VBE(on). To prouzrokuje da se Q1 uključi i kreira dodatni pad u izlaznom naponu oko Vin ≈ 3.6 V NML = 1.5 V. NMH = 1.24 Alternativne topologije za BICMOS invertore VTC BiCMOS invertor Naponska prelazna karakteristika invertora sa slike 2.34 V VIL = 1. Mogu da budu izvučeni sledeći jednosmerni parametri: VOH = 4.89 V. Primetimo da je čak VOH više od očekivanog.84 V.05 V VM = 2. Rezultirajući VTC je pokazan na slici 2. VOL = 0. BiCMOS je modeliran tako da objedinjava MOS tranzistore i bipolarne tranzistore opisane u modelima poglavlja 2.Slika 2.21 je simulirana upotrebom SPICE .64 V. VIH = 3. Napon napajanja VDD je podešen na 5V.25.5 V.04 V 40 . takođe smo šematizovali jednosmerne prenosne karakteristike za bazne napone tranzistora Q1 i Q2.a. ni jedan od bipolarnih tranzistora nije zaista uključen. dok se PMOS tranzistori izrađuju duplo širi od NMOS tranzistora. Da bi se razjasnilo ponašanje.

još uvek su u prihvatljivom opsegu.Slika 2. U stvari o projektovanoj vrednosti VIH se može diskutovati. izvođenje izraza za kašnjenje nije prosto. Pod takvim uslovima. ograničavamo se na pojednostavnije analize. Kolo se sastoji od velikog broja aktivnih elemenata (do šest) i sadrži brojne unutrašnje čvorove od kojih svaki može imati dominantni efekat na brzinu rada. Kao prvo se nameće. Otpornik R1 (u kombinaciji sa M2) obezbeđuje otpornu putanju između VDD i Vout i polagano povlači izlaz do napona VDD kada se Q2 iskjučuje.7b. Kao i kod ECL kola. ponašanje u opterećenom režimu može da bude modelirano ekvivalentnim kolom na slici 2.27a. Prvo razmotrimo prelaz sa niskog . Mada su detaljne studije predstavljene u literaturi. Ovo ustanovljava model prvobitnog ustrojstva za kašnjenje .26 Prelaz od niskog ka visokom naponu u BiCMOS kolu punoga swinga Rad BiCMOS invertora BiCMOS invertor pokazuje značajnu prednost u brzini rada nad CMOS kolima kada je kapacitivno opterećen. zaključimo. da ovo nema uticaja na vreme propagacije i da se zato Q1 isključuje trenutno.27a. 41 .26.5V) koja doprinosi boljim marginama šumova.25 Prenosna naponska karakteristika BiCMOS invertora Mada margine šumova nisu tako dobre kao za CMOS invertor. Pošto je tranzistor radio u direktno . Primer za BiCMOS invertor koji ne pati od umanjenog naponskog swinga je prikazan na slici 2. (a) Ekvivalentno kolo (b) Prelazni (prolazni) odgovor Slika 2. SPICE simulacije onda mogu da se upotrebljavaju da se ustanove različiti rezultati. Takođe se može podesiti prva tačka preseka u VTC (Vin ≈ 2. Predpostavimo da se ulazni signal menja veoma brzo i da njegova vremena narastanja/padanja mogu biti ignorisana. Posle isključivanja M1.aktivnom režimu. da možemo zato da.na visokinaponski nivo u kolu na slici 2.Takva BiCMOS kola su predmet aktivnog istraživanja. sakupljeno naelektrisanje je malo i Q1 se brzo isključuje. kao što je prikazano na slici B. impedansa Z1 dozvoljava baznom naelektrisanju da se se isprazni kroz uzemljenje. Ovo rezultira iz pojačavačkog efekta bipolarnih izlaznih tranzistora.

27 Ekvivalentna kola za analizu prelaska Kašnjenje sadrži dve komponente. kondenzator Cint mora da bude naelektrisan na VBE(on) posredstvom M2 da bi se uključio Q2. Vrednost Vswing je određena preraspodelom na ulazu.Slika 2.visoki naponski nivo) kašnjenja se izračunava kombinonavnjem formula (2.29) Pošto je Z2 normalno veliki otpornik. ali je normalno jednaka VDD-2.na . CL se sada pojavljuje u paraleli sa Cint ali je njegova vrednost podeljena sa ( βF + 1). Icharge2 je odreženo na osnovu prosečnog naelektrisanja za vreme ovog intervala. zato je tturn-on malo. Ona se prvenstveno sastoji od struje kroz M2 (ignorišući gubitak kroz Z2). a CL se naelektriše (puni). gde se Q2 ponaša kao emitter-follower. Ovo je ekvivalentno sa tvrdnjom da je bazna struja Q2-a pomnožena ovim faktorom. Prvo. kao što je primećeno u CMOS invertoru slične veličine. Im 2(V int =0)+Im 2(V int =Vbe(on))−Vbe(on) / Z 2 2 Icharge1 = (2. može da bude ignorisana. Q2 reaguje kao emitter -follower. 42 . Sveobuhvatna vrednost( za prelazak sa niskog .31). Odgovarajuće kašnjenje je sada : (C int + Cl )Vswing 2 β F +1 (2. možemo da upotrebimo pravilo refleksije (zakon refleksije) (slično analizi ECL kola) da bi smo sjedinili interne i eksterne tačke u samo jednu. Čim dođe do ovog . obezbeđujući dovoljno struje. Vrednost Icharge2 je uporediva sa prosečnim PMOS naelektrisanjem. PMOS tranzistor radi u režimu zasićenja u ovom vremenskom intervalu. kasnija komponenta strujnog naelektrisanja.30) Icharge = Icharg e2 Formula2. Približni izrazi mogu da budu izvedeni za oba vremenska intervala: tturn – on= C intVbe(on) Icharg e1 (2. sa Icharge1 je označena prosečna struja punjenja. Da bi se izračunala druga komponenta kašnjenja.28) Formula1.

bipolarni izlazni trazistori lako obezbeđuju dodatnu struju vođenja. Slika 2. dok se njegovo bazno nelektrisanje brzo prazni kroz Z2. kašnjenje se sastoji iz dva faktora: 43 . Ova kola nisu veoma efikasna za primenu kod unutrašnjih logičkih struktura (kao ALU). predpostavljući da je MOS tranzistor iste veličine.i bc-vezna kapacitivnost i kapacitivnost baznog naelektrisanja. Interesantno je uporediti ovaj rezultat sa kašnjenjem CMOS invertora. Ovo kašnjenje se sastoji od dve komponente: 1. Fiksna komponenta koja je proporcionalna Cint-u normalno je mala. Za veće vrednosti CL-a.31) Formula 3. i BiCMOS kolo postaje superioran u odnosu na CMOS. Druga komponenta je proporcionalna kapacitativnosti punjenja. kako za CMOS. zbog manje vrednosti Cint-a. (Slika 2. sastavljeno od doprinosa PMOS tranzistora (difuziona kapacitarnost ) i bipolarnog tranzistora (be.8b. gde su ujedinjene kapacitativnosti male. Ova zapažanja nam dozvoljavaju da nacrtamo dijagram tpLH naspram naelektrisanja CL. U poređenju formula 2. Treba pažljivo razmotriti gde i kada upotrebljavati BiCMOS kola. Mada je tačka preseka Cx tehnološki zavisna. shvatamo da su vrednosti koeficijenata približno iste (a ≈ c i b≈d) što je determinisano strujom kroz PMOS i naponskim svingom.32) Formula 4. Efekat punjenja je bitno umanjen za (βF + 1) zbog prisustva bipolarnog tranzistora. Rezultirajuće ekvivalentno kolo je prikazanao na slici B. Sledeća predpostavka je da je kašnjenja CMOS invertora : tpLH(CMOS)=c × C int + d × Cl (2. tipično se nalazi u rasponu od CL≈50 do 250fF.28 Kašnjenje BiCMOS i CMOS kao funkcija CL. koji su u istog reda veličine kod oba. Treba takođe zapamtiti da kompleksnost BiCMOS kola zahteva značajne nove troškove. zbog uticaja bipolarnog tranzistora.31 i 2. CMOS kolo je brže nego njegov BiCMOS parnjak .) 2. tako i za BiCMOS kola. Cint je koncentrisano naelektrisanje . Cint je značajno veće u BiCMOS slučaju.28). Predpostavili smo da se Q2 isključuje trenutno.na – nizak naponski nivo.(C int + Cl )Vswing b × Cl C intVbe(on) β F +1 2 + tpLH=tturn – on+tcharge= =a × C int + Icharg e2 Icharg e1 βF + 1 (2.32. Slične analize su za prelaz od visokog . Za veoma male vrednosti CL-a. Još jednom.

kao što su VBE gubitci. Tačka preseka.29 Prolazni odgovor BiCMOS i CMOS invertora za punjenje od 1pF. Ovo traži da naelektrisanje (punjenje) unutrašnje kapacitativnosti Cint-a ide kroz NMOS tranzistor. je ipak. Nepodudaranje zavisi od nedostataka u BiCMOS kolima.5 puta brže nego njego njegov BiCMOS parnjak. Velike struje mogu negativno da utiču na brzinu prolaza zbog drugorazrednih efekata koji su navedeni ispod.86 nsek za BiCMOS kolo se poredi do 6.4V.29 i upoređen sa radom CMOS invertora (za slično opterećenje). Mereni nagib CMOS krive je približno 64 puta strmiji. Analiza izvedena gore je ispravna ukoliko je protok struje kroz bipolarne tranzistore ograničen. značajno manji od 0. Kašnjenje od 0. Kašnjenje BiCMOS invertora Kašnjenje BiCMOS kola iz ovog primera je simulirana upotrebom SPICE za opterećenje od 1 pF.0 nsec kod CMOS invertora. Rezultat je šematizovan na slici 2.11. gde su vremena kašnjenja CMOS i BICMOS kola šematizovana kao funcija CL-a. gde BiCMOS postaje brže od CMOS je na 100fF.- Uključenja Q1.7V (VBE(on)) kao što je naznačeno u modelu prvog reda i približno je jednak 0. Totalna struja pražnjenja je jednaka (βF + 1)INMOS. Slika 2. Za veoma mala kapacitivna opterećenja. veoma liči onoj koja je izvedena za tpLH. Primetite da za vrednosti CL-a ispod 1pF vreme kašnjenja je praktično nezavisno od kapacitativnosti BiCMOS kola. kako na visokom. Pražnjenje CL kroz kombinovanu mrežu NMOS-a i bipolarnog tranzistora. CMOS kolo je približno 5. Stoga sledeći izraz važi: (C int + Cl )Vswing C intVbe(on) β F +1 2 tpHL=tturn – on +tdischarge= + (2. Formula 5. Vredno je pomena da Cint nije konstanta i da se menja između režima uključenja i režima pražnjenja (rasterećenja). što je nešto niže od očekivane vrednosti od βF + 1 (ili 101). 44 . sva struja koja se izvlači iz M1 otiče u bazu Q1. tako i na niskom nivou.33) Icharg e4 Icharg e3 Formula 5. Ignosrišemo strujne gubitke kroz Z1. To je ilustrovano na slici B. Zapazimo umanjen naponski swing BiCMOS kola. Gubitak.

LH)=tturn – on + tsat + α Rc CL Potrošnja BiCMOS kola (2. tp je onda sastavljeno do vremena koje je potrebno da ode u zasićenje. je lako poništen unutrašnjim RC kašnjenjima u kolu.34). Tranzistor se shodno tome zasiti. poslednji faktor je neznatno veći već za BiCMOS kolo.Slika 2. otpor kondenzatora od 100 oma određuje struju od 1mA. kod veoma velikih opterećenja. Tehnološke karakteristike Zbog toga što je BiCMOS tehnologija objedinjenje CMOS i bipolarnih tehnologija. pouzrokujući pad napona od 0. Ove superiorne mogućnosti provođenja struje bipolarnih tranzistora proizvode strmije padove signala i posledično tome. zavisno od nivoa optimizacije kola. Struje kratkog spoja za vreme prekidanja mogu da budu manje ili veće za BiCMOS kolo.30 Simulovana vremena kašnjenja CMOS i BiCMOS kola kao funkcija CL. Malo diferencijalno kašnjenje može da uzrokuje da se bipolarni tranzistori uključe istovremeno u dužem vremenskom intervalu. 45 . struje koje prevazilaze 5 mA se stalno prate. Kada su prisutna velika kapacitivna opterećenja. dok je dinamičko rasipanje uzrokovano punjejnjem i pražnjenjem kondenzatora. • Kondenzatorska otpornost Rc: . Srazmerno smanjenje dimenzija generalno rezultira u poboljšanim karakteristikama.34) BiCMOS kolo radi na isti način kao CMOS invertor u smislu potrošnje snage.što je praćeno vremenom pražnjenja kapacitativnosti punjenja sa vremenskom konstantom RCCL (2. Sve u svemu. Ovaj problem može da bude izbegnut povećanjem veličine tranzistora. Sa druge strane. uzrokujući da velika direktna struja potekne (prisetite se visoke transkonduktivnosti bipolarnih tranzistora). uzrokujući pogoršavajući vremena propagacije. samo precizne simulacije koje uključuju pasivne kapacitativnosti i otpornosti mogu da kažu koje je kolo više efikasno po pitanju snage.1V. Oba kola gotovo da ne prikazuju statičku potrošnju . Pad napona preko Rc uzrokuje da se tranzistori zasite čak i mada je spoljašnji VCE veći od 0. umanjenjem RC: tp(HL. Kod malih opterećenja . što je garantovano BICMOS bufer dizajnom. Na primer. BiCMOS postiže prednost.Ekvivalentna kola Slike 1 ignorišu prisusvo kondenzatorske otpornosti Rc između spoljašnjeg kondenzatorskog kontakta unutrašnje kondenzatorske bazne veze.7V. Ovaj potencijalni višak. zbog narasle kompleksnosti kola. razumljivo je da je BiCMOS kolo određeno kombinovanim dostignućima obeju tehnologija. brži prolazak koz područje provođenja.

Logička funkcija ima uticaja samo na CMOS deo kola.31. koristeći mali prostor i pri upotrebi manje snage u poređenju sa CMOS buferom. zbog smanjene gustine pakovanja.Nažalost.31 Dvo-ulazno BiCMOS NAND kolo Najvažnija stvar je odrediti kada je korisno da se upotrebi takvo kolo u kombinovanom kolu. već je bilo pokazano da BiCMOS dvoulazna NAND kola postaju superiorni nad svojim CMOS ekvivalentom za lepezu izlaza za četiri kola. opravdano je iskoristiti njene mogućnosti do maksimalnog stepena.VT) = (Vin . što značajno umanjuje gustinu pakovanja. što može da objasni odbojnost dizajnera ka slobodnom kombinovanju MOS i bipolarnih tranzistora u dizajnu. Struja je kroz M1 za vreme pražnjenja CL-a proporcionalna (VGS .2V). visoko kapacitivne magistrale. što znači da su rastojanja između uređaja kratka. MOS tranzistori istog tipa mogu da budu smešteni u isto pakovanje. I "pull-up" i "pull-down" mreže su primenjene kod tradicionalnog CMOS kola. i off-chip signale. Ovaj nedostatak ultimativno sputava buduću upotrebu BiCMOS-a. 46 . Primer dvo ulaznog NAND kola je prikazano na slici 2. Produženje (ekstenzija) na druga kola je beznačajno. Slika 2. Možemo da vidimo da upotreba BiCMOS-a nema mnogo smisla pri naponima napajanja ispod 3V. ≈(VDD – 2. Zato.Vt) iz čega se vidi da se javlja VBE(on) gubitak za većinu BiCMOS kola. Koncepcija niskog napona BiCMOS kola je trenutno "vruća naučna tema". Dizajniranje BiCMOS digitalnih kola Analize brojnih industrijskih BiCMOS dizajna otkriva da su BiCMOS kola gotovo jedinstveno upotrebljavaju za svrhe baferovanja ili vodjenja. INMOS≈ (VDD – 2 VBE(on)VT. bipolarni tranzistori moraju da budu smešteni u posebne n-oblasti. S druge strane. Ovo dovodi do obimnog strujnog vođenje za VDD = 5V. bipolarna izlazna faza pomaže da se obezbede velike struje. zato što tako visok napon nije pogodan da bi se realizovao mikronski uređaj. Jednom kada je načinjen korak ka skupljoj BiCMOS tehnologiji.VBE(on) . BiCMOS kolo ima prednosti kod velikog opterećenja. potrebna je ili velika lepeza izlaza.27b. BiCMOS dizajnerski pristup ima svoj glavni uticaj na kola kao što su memorije i grupa kola gde su velika opterećenja uobičajena. Ovo traži ponovno razmišljanje o tradicionalnim pristupima u dizajnu.. BiCMOS kolo nasleđuje jedan od najznačajnijih nedostataka bipolarne tehnologije: ugrađeni naponi kao što je VBE su konstantni.. Na primer. Razmotrite ekvivalentno kolo sa slike 2. Zato. Ova ograničena upotrebljivost bipolarnih tranzistora dovodi i do rasipanja dragocenih izvora. Rad BiCMOS kola ima značajan nedostatak kada je umanjeno snabdevanje naponom. Kada pokreće veliku lepezu izlaza . Upotreba BiCMOS kola u dizajniranju kola kao što je ALU je takođe sputano. dok bipolarna izlazna srujna kola ostaju neizmenjena. Da bi BiCMOS struktura bila kolo izbora. Kao što je ustanovljeno gore. Ovo ograničenje može da bude nekako ublaženo objedinjenjem npn tranzistora i PMOS uređaja u isto pakovanje.

8-bitni multiplekser.GaAs karakteristike: Preformanse U tabeli 2.32.. potrošnju energije po gejtu P. delioca frekvencije. multipleksera gde je postignut rad na više GHz.3 prikazane su karakteristike GaAs logičkih kola. Razni pokušaji su učinjeni a sve radi implementacije GaAs tehnologije u procesore superkompjutera. kapacitivnost ( ∆ tp/CL).5 µ m) DCFL (1 µ m) SCFL DCFK HEMT (0. Radi demonstracije šta se može postići. Npr.67 0. Tabela 2. odnosno kašnjenje faktora grananja (fanout) (tp0). Slika 2. velikih 47 .84 nizak 0. Ova kola imaju primenu i kod SRAM memorija (4. Pri pokušaju integracije velikog opsega rasipanja energije naglo raste. osetljivost fan-out-a ( ∆ tp/FO).3: Tipične preformanse GaAs logičke familije Logička familija BFL (1 µ m) BFL (0. sa rasipanjem energije u opsegu 1-6 W. Prosečno kašnjenje na gejtu u funkciji rasipanja snage za GaAs MESFET i HEMT multipleksere. Ova kola su jako interesantna u komunikacionim sistemima velike brzine. broioca.32. Prosečno kašnjenje na gejtu kao funkcija rasipanja snage za brojne multipleksere je nacrtana na slici 2.5 µ m-77 K ) Dizajniranje GaAs kola tp0 (psec) 90 54 54 u rangu BFL 11 ∆ tp/FO (psec/FO) 20 12 35 tp/CL (psec/fF) 0. razmotrimo prvo slučaj digitalnog multipleksera. Stvarno kašnjenje na gejtu postignuto za HEMT i MESFET tehnologiju iznosi 60 ps i 170 ps.25 ~5 1. implementiran u BFL tehologiji radi na 3 Gbit/sec.3 nizak 7 GaAs kola se ističu u oblasti veoma brzih integrisanih komponenata malog stepena integracije.32 P (mW/gejt) 10 10 0. Ovim se dobija kašnjenje pri množenju od 4 ns za 16 x 16 multiplekser (pri sobnoj temperaturi).1 ns vreme pristupa za 16K memoriju).67 1.

4. U ovom delu razmatrali smo mogućnosti Si (silicijuma) pri nižim temperaturama. Pri 4 K osvežavanje nije više potrebno.29) A) fe(cm2/V·sec) 490 (220) 2300 (1000) 4400 (3500) IDsat (mA/mm) Veličina nagiba (mV/decade) 31 (16) 74 (81) 57 (29) 21 (28) 61 (30) 5.7 (9. Niskotemperaturna digitalna kola Alternativni pristup za poboljšanje performansi je rad uređaja pri nižim temperaturama. Iako su radni prototipovi napravljeni. zato što je struja curenja spoja (Is) funkcija temperature(~eqV1/KT). zato što nosioci naelektrisanja imaju manju toplotnu energiju.18) 0.12 (0. Pored teškoća i ekonomskih razloga stvaranje visoko kvalitetnih uslova za rad pri radu na nižim temperaturama ima i mana. Konačno. pouzdanost integrisanih digitalnih kola. primenom tečnog nitrogena preformanse su još bolje pri radu na 4 K. Dolazi do povećanja napona držanja. Ovo rezultuje u širim ispražnjenim regijama i manjom kapacitivnošću. Brojevi u tabeli su za NMOS tranzistore sa odgovarajućim vrednostima za PMOS tranzistore u zagradi Parametar 300 K 77 K 4K VT (V) (@ID = 0. serijska proizvodnja nije počela iz čisto ekonomskih razloga. Sve nabrojano dovodi do smanjenja realnog kašnjenja na gejtu MOS-a.2 0K respektivno. Visoko kvalitetni hladnjaci su skupi. koji imaju temperaturu ključanja od 77 0K i 4. otpor aluminijumskih žica je manji 5 do 6 puta. kapacitivnost spoja je smanjena zbog efekta freeze-out (iskjučivanja). Pored povećane pokretljivosti. Pokretljivost nosioca naelektrisanja raste rapidno kada se temperatura snizi. Tečni nitrogen nije skup i troškovi hlađenja su umereni.4 Tabela 2. otpor međusobnih spojeva. Pri temperaturama tečnog nitrogena.1 0. struje „curenja“ su znatno smanjene. . Najpopularniji medijum za hlađenje je inertni gas. smanjenje temperature smanjuje međusobnu otpornost. Manje je jonizovanih primesa. nitrogen i helijum. Iako ovo zvuči privlačno. popravljajući krive raznih parametara npr. Smanjenje nagiba krive uređaja dalje smanjuje curenje i omogućava rad pri nižim graničnim naponima. ali su svi napori ostali neuspešni. hlađenje poboljšava performanse (karakteristike). Uticaj hlađenja na neke od parametara MOS uređaja su prikazane u tabeli 2. hlađenje se postiže uz značajne troškove. tečni helijum stvara uslove za super provodljivost. što znači da se atomi primesa drže za dodatne elektrone i šupljine pri nižim temperaturama.3 (–0. tabela 2. masivni i troše dosta energije. 48 . struju i kapacitvnost.08) 0.4) Kombinujući povećanje struje sa smanjenjem kapacitivnosti dovodi do poboljšanja preformansi 2 do 3 puta.Povećava se otpor u sorsu i drejnu. kao i prirodu i potencijal super provodljivih digitalnih kola Niskotemperaturna silicijumska digitalna kola Hlađenjem dolazi do zasićenja brzine i pokretljivosti naelektrisanja kod MOS uređaja. U isto vreme.4 Izmereni parametri uređaja u funkciji temperature.35 (–0. Istovremeno.računara kao i u mikroprocesore. jer ima manje nosioca naelektrisanja. Neki nepodesivi parametri kao što je termonapon takođe su smanjeni kada je temperatura snižena.

Dok ovaj pristup pomaže da se odgovori na pitanja pomenuta u poglavlju 8. obezbeđujući prostu memorijsku strukturu. Superprovodljiva logička kola Primena superprovodljivosti u digitalnim kolima datira još iz 1950. Najočiglednija primena superprovodljivosti u digitalnom svetu je korišćenje tradicionalnih MOS tranzistora. Kasnih 80-ih je otkrivena nova klasa superprovodljivih keramičkih materijala sa temperaturama od oko 100 K i više pri kojima su superprovodljivi. Ovim se dobijaju preformanse superprovodljivih kola uz visoku gustinu MOS kola. već i gustine struje (J) i prisutnog magnetnog polja (fluksa) ( Φ ) TC= f ( J. što je za 77 K iznad temperature tečnog nitrogena. Hlađenje se često koristi pri projektovanju super-računarskih sistema velikih preformansi. Ovo smanjuje kašnjenje čime se smanjuje i rasipanje snage. razjasnićemo superprovodljivost. Uticaj superprovodljivosti na projektovanje kola je veliki. Donedavno većina znanih superprovodljivih materijala su bili superprovodljivi pri temperaturi apsolutne nule. kašnjenja se mogu smanjiti na reda ps. Kako se većina digitalnih kola može modelovati kao RC kolo. Npr. 49 . Drugi pristup koji je izašao na videlo je kombinovanje MOS silicijumskih struktura sa superprovodljivošću.. smesa i (2) uvođenja niobiumovih spojeva. što je premalo da bi se koristilo pri projektovanju µ2 digitalnih kola. Koristeći ovaj pristup. Ovaj efekat može se ublažiti radom na nižim naponima. Dok se ovim potiskuju parazitni efekti u isto vreme isključuje se korišćenje bipolarnih gejtova pri temperaturama manjim od 77 K. Razvoj Džosepsonovog (Josephson) spoja u IBM doveo je do trke za superprovodljivim računarom. što je brže nego li primenom poluprovodničkih uređaja.Napon praga u hlađenim MOS uređajima gubi vremenom drift (smer) zbog efekta „hvatanja“ elektrona. Dok je ovaj napor propao ranih osamdesetih. Npr. koji daju povećanu pouzdanost i bolje preformanse u poređenju sa ranijim spojevima baziranim na drugim legurama. koristeći tečni nitrogen kao medijum za hlađenje. jer znatno smanjuje troškove hlađenja. godine. jedinjenje itrijum-barium-bakar-oksid (ili YBCO) ima nominalnu kritičnu temperaturu 95 K. Ovo otkriće je značajno. Pre razmatranja Džosepsonovog spoja. model kola baziranog na superprovodljivim komponentama je bliži LC kolu. nosioci elektriciteta koji prolaze kroz gejt kao da su „uhvaćeni“. devedesetih smo svedoci ponovne trke iz dva razloga: (1) otkrića visoko temperaturnih superprovodljivih legura. Novi kompozitni materijali sa višim kritičnim temperaturama su otkriveni. Superprovodljivost Brojni materijali imaju osobinu da provode struju bez otpora kada su hlađeni ispod kritične temperature TC. njegov uticaj na preformanse kola je ograničen. ETA superračunar koristi hlađenje tečnim nitrogenom radi smanjenja ciklusa sa 14ns na 7ns pri sobnoj temperaturi. Jedno upozorenje treba uzeti u obzir: superprovodljivost nije samo funkcija temperature. Najpoznatiji od ovih uređaja je Džosepsonov spoj. dajući nadu da će jednog dana u bliskoj budućnosti superprovodljivost pri sobnoj temperaturi biti moguća. Moguće je prenositi signal dugim žicama bez gubitaka. povezanih superprovodnim žicama. Nažalost maksimalna gustina struje pri 77 K je 4 µA . Još interesantnije karakteristike se dobijaju upotrebom superprovodljivih prekidačkih uređaja. Φ ) Povećavajući ili gustinu struje ili magnetni fluks iznad kritične vrednosti dovode do vraćanja materijala u stanje standardne provodljivosti. Porast struje bipolarnih uređaja smanjuje se pri nižim temperaturama zbog smanjenja širine prelazne zone i smanjenja injektivne struje u spoju emitor-baza. Struja može teći u zatvorenoj petlji večno.

Kontrolni terminal može se dodati polažući tanku izolacionu (superprovodljivu) žicu na vrh spoja. čija je kritična temperatura 9 K. 50 .33.34 I-V karakteristike za JJ spoj kada je šant maksimalno opterećen Razmotrimo slučaj kada JJ spojimo sa šantom RL i sa strujnim izvorom IS koji je prikazan na slici 2. Iz napred navedenog. Nb/AlOx/Nb Džosepsonov spoj Džosepsonov spoj je „tunelski“ uređaj. što rezultira fiksnim padom napona na spoju. Posle toga sledeći ciklus može početi. Smanjujući struju na nulu uređaj prelazi u superprovodni režim. (a) I-V karakteristika spoja (b) test kolo Slika 2. jer ne postoji izolacija između ulaza i izlaza. Princip rada kola može se razumeti kombinujući I-V karakteristiku spoja i krivu otpornika. Rast struje održava spoj u stanju superprovodljivosti sve dok se ne dostigne kritični nivo (Icr).34b. Sastoji se od spoja dva superprovodljiva materijala razdvojena veoma tankim izolatorom ( između 1 i 5 nm) kao na slici 2. Spoj je u režimu „napona“ i kada je nivo struje ispod Icr. Niobium je stabilniji i pouzdaniji nego neke smeše koje su se ranije koristile u JJ primeni. Džosepsonov spoj je manje favorizovan kod digitalnih kola. Kada se nalazi u oblasti superprovodljivosti.8 mV.33. Kao što je očigledno na slici 2. Napon na spoju je 0. Napon na spoju je konstantan za veći deo krive sve do napona VG. Veće struje (tačka B) dovode spoj pod napon kako je predstavljeno krivom. Linearna zavisnost je u domenu većih struja. Povećavajući struju (ili podešavajući magnetni fluks) dolazi se do se do toga da se uređaj vrati na „otporni“ mod rada. Tačka C je u preseku I-V karakteristike spoja i krive otpornika. Slika 2. elektroni prelaze sa jedne na drugu elektrodu bez pada napona. Materijal je niobium. Za Nb/AlOx/Nb spoj pad napona spoja je VG=2. Oksidna barijera ponaša se kao superprovodnik. JJ ima histerezisnu karakteristiku. jasno je da se spoj može modelovati kao uređaj sa dva režima rada: superprovodljivi (V=0) i otporni (V=const). U tipičnom radu struja spoja Ibias je malo manja od Icr. nezavisno od vrednosti struje.Džosepsonov spoj Džosepsonov spoj (skraćeno JJ) otkriven je ranih 60-ih godina u IBM Watson centru. Drugi pristup je primenom magnetnog polja smanjujući Icr ispod Ibias. a ako je potreban prelaz struja se povećava prevodeći spoj u otporni režim rada. Za prelaz u superprovodljivo stanje neophodno je smanjiti nivo struje na nulu. Pretpostavimo da je spoj inicijalno u stanju superprovodljivosti. Kritična struja Icr gde dolazi do prekidanja je funkcija primenjenog magnetnog polja.34a.

što smanjuje kritičnu struju. Magnetsko sprezanje je urađeno zajedničkom induktivnošću. dok druga klasa koristi magnetsko sprezanje.Pretpostavimo da je spoj opterećen strujom nižom od Icr. a ostali su u stanju reseta. retko se koristi samo jedan spoj u digitalnim kolima. Struktura ima perfektno izolovan ulaz i izlaz.35. Takvo kolo se naziva interferometar ili superprovodljivi kvantni interferencijski uređaj. Npr. znatno brže nego u poluprovodničkoj tehnologiji. (a) šematski dijagram (b) SQUID šematski simbol Slika 2. Dodat je magnetski spregnut kontrolni terminal. Kada kritična struja padne ispod Ibias. čime se otvaraju vrata za primenu digitalnih kola koja rade na taktu od više GHz. Uticaj „mrtvog vremena“ na karakteristike može se smanjiti usvajaujući pravilan sistem arhitekture.. Prolaz struje kroz kontrolnu žicu uzrokuje magnetno polje kroz spoj. Superprovodljiva digitalna kola Na bazi tipa primenjenog kontrolnog mehanizma. običan Džosepsonov spoj može da radi sa više taktova u pipeline modu pri čemu se samo jedan spoj koristi. obrnuta operacija (reset spoja) je spora i traje do 20 ps.35. možemo podeliti Džosepsonova kola u dve klase. SQIUD sa magnetnim parom kontrolnog terminala Najveća prednost Džosepsonovog spoja je veoma kratko „prelazno“ vreme. Uopšteno. Pažnja: dok je prelaz iz superprovodljivog stanja u „otporno“ neverovatno brz.36 gde je prikazano uprošćeno izvršavanje dvoulaznog OR gejta. spoj postaje „otporan“. Primer dva spoja SQUID je na slici 2. Vreme prelaza je uglavnom ograničeno parazitnim efektima. Oba koncepta su ilustrovana na slici 2. U prvoj klasi prelaz između dva stanja se postiže strujom „injekcije“. I-V kriva SQUID strukture je slična I-V krivoj jednog spoja. Korisnija je primena dva ili više spoja povezanih u superprovodljivoj petlji. 51 .

(a)struja injekcije na ulazu fan-out-a (c) Oblik talasa korisne struje (b)Magnetni spoj gejta sa fan-out-om Slika 2.37. Ako je jedan od ulaza A ili B visok. Veliki broj varijacija je pravljen godinama i svakom od njih varira fan-out.8 mV. SQUID prelazi u „otporni“ režim a na izlazu je napon 2. izlazi hladnjaka moraju biti vezani paralelno. kombinacija struje injekcije i magnetne spojnice 52 . Kako je ulaz fizički izolovan od izlaza. U stvari treća klasa logičkih kola pojavljuje se pod nazivom hibridna kola Logička kola (hibridne) treće klase kombinuju struju „injekcije“ i magnetnog vezivanja radi dobijanja boljih margina šuma i bržeg prelaza. spoj u SQUID-u ostaje u superprovodljivom režimu i Vout=0. Kako izlazna struja teče u petlju SQUID-a. Jedan primer je MVTL gejt (modified variable threshold logic).36. dodatna struja teče u petlju kroz otpornik RL. Kombinacija korisne i struje „injekcije“ dostiže Icr i spoj postaje „otporan“. Za inicijaciju sledeće logičke operacije korisna struja je smanjena na nulu (slika 2.36c) i spojevi su resetovani u superprovodljivo stanje. Izlaz sa 0 V prelazi na 2. Ako su oba ulaza 0. izlazni signal se može serijski vezati za kaskadni gejt. margina šuma i brzina.8 mV. Ako nijedan ulaz nije visok.Džosepsonov spoj logička familija Razmotrimo prvo pristup preko struje „injekcije“. MVTL gejt. Slika 2. slika je bez sumnje kompletna. SQUID je u superprovodnom režimu Vout=0. koji se koristi pri projektovanju superprovodljivih kola. Magnetsko sprezanje ima sličan pristup. SQUID su napajani pulsnom strujom koja daje struju Ibias manju od Icr. Dovodeći jedan ulaz na jedinicu ili oba generiše se magnetsko polje koje smanjuje kritičnu struju ispod korisne struje. Ova dva kola bez sumnje pokazuju kako familija logičkih kola Džosepsonovim spojem može biti konstruisana. Korisna struja skreće iz petlje na veze hladnjaka.

Male oscilacije ne izlaznom signalu su zbog induktivnog efekta. Kašnjenje na gejtu je oko 20 ps. dok eksterno okruženje zahteva znatno veće širine. Gejt je implamentiran u Nb/AlOx/Nb tehnologiji sa 3 µ m x 3 µ m minimalnom spojnom oblašću. zato se broj veza mora održavati na apsolutnom minimumu. Interni signali u Džosepsonovom spoju imaju logički pomeraj od 2.Princip rada ovog kola je sledeći: pretpostavimo da su svi spojevi u superprovodljivom režimu i da postoji ulazna struja. Džosepsonov spoj je daleko od trivijalnog iz više razloga: Gejt je generalno neinvertujući. Primer MVTL Ulazni naponi su konvertovani u struju uz pomoć ulaznih otpornika Rin1 i Rin2. Žica koja provodi ovu struju ide iz SQUID petlje i obezbeđuje magnetsko sprezanje. Neophodno je smanjiti korisnu struju na 0 da bi resetovali izlazni signal. Izlaz za dva ulaza invertovanog MVTL gejta. Minimalno „mrtvo“ vreme je neophodno da obezbedi resetovanje spojeva između logičkih operacija. Implementacija invertora zahteva složenu šemu davanja takta.38. Proces konverzije predstavlja dodatno kašnjenje koje sprečava krajnje izvrčenje. - 53 . Efekat histerezisa Džosepsonovog spoja je očigledan. Otpornik RD je dodat da bi otklonio parazitne oscilacije u superprovodljivoj petlji. Slika 2. povezanog na pulsni izvor napona Vbias. Kombinacija obe struje ubrzava prelaz spojeva J1 i J2 u „otporno“ stanje. Svrha J3 je da obezbedi izolaciju između ulaza i izlaza čime se postiže velika brzina u izvođenju operacija. Rezultati simuliranih prelaznih procesa na gejtu nacrtani su na slici 2. Iako sve ovo izgleda lako. Raspodeliti takav izvor takta pri visokim brzinama je komplikovan proces.8 mV. U isto vreme Iin je „ubačena“ u petlju kroz spoj J3. Korisna struja dolazi preko otpornika Rbias. Ovaj nedostatak može biti pripisan korišćenju diferencijalne logike i istovremenom koričćenju oba polariteta signala kao što je uobičajeno za CPL i ECL kola o koijma je bilo ranije reči. Interfejs sa eksternim okruženjem je komplikovan. Složene šeme izvođenja takta sa do 3 izvora takta se najviše koriste. Svaka veza sa spoljnim okruženjem mora da prođe kroz uređaj za hlađenje koji otklanja toplotu. čime se usmerava Iin u Ri što skreće korisnu struju ka gejtu izlaza hladnjaka. Ove struje su magnetski spregnute u SQUID petlju koja se sastoji od dva spoja J1 i J2. Kola su napajana AC izvorom napona ili su taktovana. Ovo uzrokuje da J3 promeni stanje i postane „otporan“. Ako je Ri izabran da bude manji od RL korisna struja je podeljena i ide ka Ri.38.

Najbrži digitalni uređaji koriste tehnologiju superprovodljivosti i dostižu prelazne brzine reda ps. Većina GaAs komponenti koriste MESFET uređaje kao glavnu komponentu. hibridni silicijumski superprovodnici i drugi novi uređaji.8 mV. struja/fluks-kontrolni uređaji sa histerezisnim ponašanjem. malim logičkim pomerajem i varijacijama parametara uređaja. Prosečno kašnjenje po gejtu 5. Najpopularnije su BFL. Glavni izazov u projektovanju MESFET uređaja visokih preformansi je u suočavanju sa malim naponima napajanja.GaAs je poluprovodnički materijal koji ima potencijal da nadmaši silicijum. Ukupna potrošnja pri taktu 1GHz je 12 mW. Primer Džosepsonov signal procesor Veliki broj kola velike gustine i velikih preformansi je realizovan Džosepsonovom tehnologijom. . Ona koriste veliku pokretljivost pri niskom nivou primesa u GaAs i u drugim poluprovodničkim jedinjenjima kao što je silicijum-germanijum (SiGe). pošto moramo obratiti pažnju na parazitne efekte. Ovo se može postići samo u slučaju da se resetuje korisna struja. Signali počinju da se ponašaju kao elektromagnetni talasi i induktivni efekti postaju značajni. . Jedna od najsloženijih implementacija je digitalni signal procesor. Da bi sve ostalo u traženim granicama pažljivo biranje otpornika je neophodno. Glavna primena je u domenu merenja. GaAs komponente su popularne za implementaciju malih komponenti visokih karakteristika. 8 x 8 multiplikacija je 240 ps. Slika 2.3 ps/gejt. Brojne familije logičkih kola su formirane radi rešavanja ovih problema. Visoke preformanse ne dobijaju se po jeftinoj ceni. .39. DFL i SCFL. Kolo se sastoji od 6 300 MVTL-a i broji 23 000 Džosepsonovih spojeva.Brojni uređaji kao što su visokotemperaturni superprovodnici.Uređaji na bazi heterospojeva su jedna od obećavajućih tehnologija uređaja visokih preformansi. koje se koriste u mrežama i komunikacionim sistemima. Hlađenje silicijumskih kola tečnim nitrogenom poboljšava preformanse 2 do 3 puta. projektovanje na ovom nivou je veoma teško. Osnovna komponenta za većinu uređaja je Džosepsonov spoj. Nažalost ova dobit je mala u odnosu na energiju utrošenu u uređaju za hlađenje. Simulirani odgovor dvoulaznog invertovanog MVTL gejta. Smanjujući temperaturu ambijenta digitalnih kola dolazi do značajnog poboljšanja preformansi. Primećuje se da niži napon Vin1 ne prouzrokuje da Vout pređe u superprovodan režim. Ova mala potrošnja je postignuta zbog malog logičkog pomeraja od 2. što nije jednostavno. Neophodni medijum za hlađenje zahteva masivni sud za držanje gasova u tečnom stanju. kao što su fluks-kvantni tranzistori mogu da promene ovu sliku u sledećim decenijama 54 . Skala korisnog signala je podeljena tako da odgovara i ulaznim i izlaznim signalima. Projektovanje za rad sa velikim brzinama nije lako.- Generalno. Rezime U ovom poglavlju smo se upoznali sa: .

a izlazi sa Q i Q jer moraju biti komplementarni. Uzimanje u obzir potrošnje energije može dovesti do maksimiziranja gornje granične frekvencije prekidanja sa kojima ova kola mogu da rade. superračunari gube bitku sa paralelnom implementacijom. koja se nazivaju flipflopovi.1 Sistem jednačina vi 2 = f ( vu ). Projektovanje pouzdanih kola visokih preformansi pretvorilo se u veliku analizu i dug proces optimiziranja. Karakteristike prenosa koje prikazuju izlazne napone oba invertora u funkciji ulaznog napona vu prikazane su na slici 3. Ovo može biti skuplje ali nije potreban veliki napor pri projektovanju. što znači da je kružno pojačanje u petlji pozitivne povratne sprege takođe jednako nuli. 2. Ipak. U tačkama A i B jedan od invertora je zakočen i njegovo pojačanje je nula. označena sa A. Rad svih bistabilnih kola zasnovan je na korišćenju pozitivne povratne sprege. Vrlo mala promena napona u nekom čvoru koji je obuhvaćen petljom kružnog pojačanja izazvaće dalje pojačanje te promene. Dakle vrlo mala promena napona vi 2 = vu izazvaće prelaz iz radne tačke S u tačku A ili V. 3. Da bi se bistabino kolo izvelo iz stabilnog stanja mora se dovesti u režim kada je kružno pojačanje veće od 1. Postoje dve vrste bistabilnih kola. Elementi samo sa dva stabilna stanja zovu se bistabilna kola. Ovo poglavlje nam govori da je dobijanje ekstremno brzih kola moguće uz značajan napor pri projektovanju. koje se sastoji od dva invertora vezana na red. 3. Slobodni ulazi logičkih kola označeni su sa S i R. a drugog u stanje sa niskim naponom na izlazu. Potrebni su i drugačiji pristupi rešavanju problema. sa koje vidimo da je napon na izlazu u fazi sa naponom na ulazu. LEČ kola. izlaz stalno prati promene na ulazima dok se eventualno ne dovede pobudni signal koji zamrzava stanje na izlazu.1. je prikazano bistabilno kolo realizovano sa NILI logičkim kolima koje se naziva SR leč kolo. Iz tih razloga za radne tačke A i V kaže se da su stabilne a za tačku S da je nestabilna.C. Veliki broj specijalizovanih knjiga je objavljen o GaAs digitalnom projektovanju. ili drugačije rečeno od sekvence ulaznih signala.1 SR LEČ KOLA SA NILI LOGIČKIM KOLIMA Na slici 3.c. Često se brzina takta koristi za poređenje preformansi. Ovaj trend preovladava kod kompjutera visokih preformansi.B. i vi 2 = vu . Stoga posmatrajmo kolo na slici 3. Kod kola prve vrste. da bi se stvorio regenerativni efekat. 55 . što će na kraju rezultovati ulaskom jednog invertora u zakočenje. BISTABILNA KOLA Sekvencijalna kola su kola kod kojih stanje na izlazu zavisi od trenutnog stanja na ulazu kao i od predhodnih stanja na ulazu. Nasuprot tome u tački S oba invertora rade u pojačavačkom režimu pa je kružno pojačanje veliko i pozitivno. Među-veze postaju značajna karika u šemiranju kola pri visokim frekvencijama.Ovaj dodatak zaključujemo filozovskim razmišljanjem. Data kola moraju posedovati elemente koja imaju sposobnost pamćenja stanja.b. Kod kola dtruge vrste. Vi 2 Vi1 Vu Vi1 Vi 2 Vi 2 Vu A C B Vi 2 = Vu Vi 2 = f (Vu ) Vu Slika 3.1. ima tri rešenja koja su na slici 3. stanje na izlazu se menja samo posle dovođenja odgovarajuće ivice pobudnog signala.a.1. Takav element mora imati bar dva stabilna stanja iz kojih se može izaći samo pod dejstvom pobudnog signala. leč kola ili flipflopovi. Tradicionalne metode projektovanja i tehnike automatskog projektovanja nisu od pomoći. sistem može da ima iste preformanse ako ima više spojenih elemenata u paralelu.

Posle prelaska pobude S=R=1. na izlazu se ne dešava nikakva promena jer su oba ulazna signala na neaktivnom nivou. stanje na izlazu se ne može predvideti jer zavisi od toga koji će se ulazni signal prvi promeniti.. Nasuprot tome ako se na ulazima pojavi kombinacija S=R=1.S Q S R Q Q R Q Slika 3. Eksitaciona tabela ili tabela pobude koje se izvodi iz funkcionalne tabele data je u tabeli 2. Q =0. odnosno stanje posle promene ulaznih signala. Kada se na ulazu nalazi kombinacija S=R=0. Qn označava trenutno stanje izlaza Q. u stanje S=R=0. oba izlaza će se nalaziti u stanju logičke nule i neće biti komplementarni. Kako se postavljanje željenog stanja vrši dovođenjem logičke jedinice na odgovarajući ulaz kaže se da je na ulazu aktivni nivo visok. U funkcionalnoj tabeli (tabela 1. na ulazu kola izlazi se postavljaju u novo stanje Q=1.). Kombinacijom S=0. izlazi se postavljaju u novo stanje Q=0. Zbog toga se kombinacija S=R=1. i određuje ulazne signale koji prevode kolo u željeno stanje. odnosno leč kolo se resetuje. Q =1. Dakle SR leč kolo je setovano. R=1. 56 . Funkcionisanje leč kola može se osim pomoću funkcionalne i eksitacione tabele. R=0. opisati i pomoću funkcionalne ili karakteristične jednačine: Qn +1 =S R + S R Qn koja se korišćenjem činjenice da je dozvoljeno stanje na ulazu SR=0 i zakona apsorpcije svodi na: Qn +1 =S+ R Qn S 0 0 1 1 R 0 1 0 1 Qn +1 Qn 0 1 0 Qn +1 Qn 1 0 0 Tabela 1. dok Qn +1 označava naredno stanje izlaza. Qn 0 0 1 1 Qn +1 0 1 0 1 S 0 1 0 X R X 0 1 0 Tabela 2. naziva zabranjenim stanjem na ulazu.2 Dovođenjem kombinacije S=1.

S Q S R Q R Q Q Slika 3. a grafički simbol takvog kola na slici 3. dok se postavljanjem u stanje Q=0 (resetovanje) vrši kombinacijom S=1. 3.). R=0.4.b.3. Analizom kola dobija se funkcionalna tabela (tabela 3.Opis leč kola pomoću vremenskog dijagrama dat je na slici 3. S R Q Q Slika 3. R=1.4 Eksitaciona tabela datog kola prikazana je u tabeli 4.3 prikazano istovremenim crtanjem nivoa logičke jedinice i logičke nule. stanje na izlazu leč kola određuje izlaz koji se kasnije promenio. Uočićemo jednu bitnu razliku u odnosu na funkcionalnu tabelu SR leč kola realizovanog sa NILI kolima: postavljanje leč kola u stanjee Q=1 (setovanje ) vrši se kombinacijom S=0. stanje na izlazu je neodređeno što je na slici 3. Zaključujemo da se promene stanja ovog leč kola vrši sa niskim aktivnim nivoom. 57 . sa koje se vidi da u slučaju nedozvoljene pobude S=R=1. R=0. S 0 0 1 1 R 0 1 0 1 Qn +1 1 1 0 Qn +1 1 0 1 Qn Qn Tabela 3.4.3 U slučaju istovremene promene ulaznih signala sa logičke jedinice na logičku nulu. Druga razlika se odnosi na neodređenu kombinaciju na ulazu koja je kod ovog kola S=0.a.2 SR LEČ KOLA SA NI LOGIČKIM KOLIMA Šema SR kola realizovanog sa dvoulaznim NI kolima prikazan je na slici 3.

S 0 0 1 1 H R 0 1 0 1 H C 1 1 1 1 0 Tabela 5. Ako je kontrolni signal S periodični takt signal dobija se taktovno ili sinhrono SR kolo.5 Funkcionalna tabela takvog leč kola data je u tabeli 5. prikazano na slici 3. Karakteristična jednačina SR leč kola realizovanog sa NI kolima glasi: Qn +1 = S +R Qn 3.Qn 0 0 1 1 Qn +1 0 1 0 1 S 1 0 1 X R X 1 0 1 Tabela 4. dok je eksitaciona tabela istog data u tabeli 6. S Q S Q C R C R Q Q Slika 3.5. Qn +1 Qn 0 1 0 Qn +1 Qn 1 0 0 Qn Qn 58 .3 SR LEČ KOLO SA SIGNALOM DOZVOLE SR leč kolo sa dozvolom je SR leč kolo. koje može da menja stanje samo u određenim vremenskim intervalima kada je aktivan kontrolini signal S.

R=1. na ulazu SR leč kola je S=1.7 Kada je S=1. 3. prikazanog na slici 3.6.4 D LEČ KOLO Funkcija D leč kola je u sistemima za pamćenje informacija gde je pogodnije imati samo jedan ulaz koji će određivati stanje na izlazu. D C S Q D C Q Q R Q Slika 3.7. Stanje u kolu određuju S i R ulazi u trenutku ukidanja signala dozvole. i kada je na ulazu D=1. i kao što se vidi jedina razlika u odnosu na SR leč kola sa dozvolom je dodatni invertor na ulazu koji uklanja mogućnost dovođenja nedozvoljenje kombinacije signala na ulaz. pa se kolo resetuje.Qn 0 0 1 1 Qn +1 0 1 0 1 S 0 1 0 X Tabela 6. Znači kombinacija S=R=1 predstavlja zabranjeno stanje na ulazu. na izlazu se uvek pojavljuje isti signal kao i na ulazu. sa dozvolom uočavamo se da S i R ulazi ignorišu sve dok se ne pojavi signal dozvole S. a signal dozvole se menja sa logičke jedinice na logičku nulu kolo ulazi u nestabilno stanje.6 Sa vremenskog dijagrama SR leč kola.Suprotno tome kada je D=0. R=0. tada je S=0. pa se SR leč kolo setuje. Dakle. Međutim kada je S=R=1. R X 0 1 0 S 1 1 1 1 Karakteristična jednačina SR leč kola sa dozvolom je: Qn +1 =C(S+ R Qn ) S R Q Q Slika 3. Šema takvog kola data je na slici 3. 59 .

8. S S C R Q S C R Q S C R Q R C Q Q Q Slika 3. U prvom leč kolu (master) informacija sa ulaza se upisuje posle prednje ivice takta. 3. 60 . Qn Qn 0 0 1 1 Qn +1 0 1 0 1 S 0 1 0 X Tabela 8. S 0 0 1 1 H R 0 1 0 1 H C Qn +1 Qn 0 1 1 Qn +1 Qn 1 0 1 Qn 0 Tabela 7.6 FLIPLOPOVI SA IMPULSNIM OKIDANJEM (MS flipflopovi) Kod ovog tipa flipflopa okidanje je sinhronizovano sa takt impulsom. Šema SR MS flipflopa data je na slici 3. Realizuje se korišćenjem dva leč kola.8 Funkcionalna i eksitaciona tabela SR MS flipflopa su prikazane respektivno u tabelama 7 i 8.3.9. a u drugom leč kolu (slave) informacija sa izlaza prvog leč kola se upisuje posle zadnje ivice takta. što se rešava pomoću signala dozvole. U praksi se sreću dva načina okidanja flipflopa: impulsni i ivični. Istovremeni upis u oba leča kola nije dozvoljen. R X 0 1 0 S Vremenski dijagram koji pokazuje rad SR MS flipflopa prikazan je na slici 3.5 SINHRONI FLIPFLOPOVI Flipflopovi su bistabilni elementi kod kojih se promena stanja na izlazu može vršiti samo u sinhronizmu sa taktom sistema.

sa koje se vidi da kada je prisutni takt signal na visokom nivou. izlazi master leč kola biće dovedeni u stanje logičke jedinice. NI kola ostaju blokirana i stanje flipflopa se ne može promeniti. pa će izlaz celog SR MS flipflopa biti neodređen. ali se stanje na izlazu NI kola ne menja sve dok ne prođe vreme propagacije signala kroz NI kola t p .10. tako da su na ulazima S i R u SR leč kolu logičke jedinice koje ga drže u zatečenom stanju. Onda će se i na ulazima slave leč kola nalaziti nedozvoljena kombinacija S=R=1. Kada takt signal prelazi sa logičke jedinice na logičku nulu blokira se ulaz NI kola. Kako se istovremeno sa blokiranjem NI kola aktiviraju ILI kola iz drugog stepena na jednom od ulaza S ili R pojaviće se kratak nenegativan impuls trajanja t p koji će postaviti SR leč u željeno stanje određeno D ulazom nakon čega.S R C QM QM Q Q Slika 3. Kao primer realizacije flipflopa sa ivičnim okidanjem dato je kolo D flipflopa prikazano na slici 3. Međutim drugi stepen logičkih kola blokiran je visokim nivoom takt signala. 3. što znači da će kratkotrajna lažna pobuda na S ili R ulazu moći da promeni stanje master kola i da bude preneseno u slave leč kolo po dolasku zadnje ivice takta. ali se pravo rešenje dobija tek ivičnim okidanjem. Smanjenje verovatnoće hvatanja lažnih impulsa se može postići skraćivanjem trajanja impulsa. 61 . D S Q D C Q C R Q Q Slika 3.7 FLIPFLOPOVI SA IVIČNIM OKIDANJEM Osnovni problem kod impulsnog okidanja je što se stanje master kola može menjati dok god je na ulazu aktivni nivo takt impulsa.9 Ako je neposredno pre zadnje (opadajuće) ivice takta stanje na ulazu S=R=1. zbog niskog nivoa takt signala.10 Funkcionalna i eksitaciona tabela ivičnog D flipflopa sa okidanjem na opadajuću ivicu data su u tabeli 9 odnosno tabeli 10. stanje na izlazima NI kola iz prvog stepena određeno je stanjem na D ulazu.

K S R Q J Q C J Q C K Q Slika 3. a ulaz K za resetovanje flipflopa. zabog dejstva povratnih sprega flipflop mora da promeni stanje. kao i da ulaz J služi za setovanje. sa koje se vidi da se promene stanja flipflopa može vršiti samo kada je takt na visokom nivou. Funkcionalna i eksitaciona tabela su prikazane tabelama 11 i 12. kolo na koje se dovodi ulaz K daje na izlazu logičku nulu koja resetuje leč kolo dovodeći ga u stanje Qn +1 =0. J 0 0 1 1 H K 0 1 0 1 H C 1 1 1 1 0 Tabela 11. Qn =0. Na primer: Ako je Qn =1. JK flipflop dat je na slici 3. Qn 0 0 1 1 Qn +1 0 1 0 1 D 0 1 0 1 C Tabela 10.8 JK FLIPFLOPOVI Dati flipflopovi rešavaju problem neodređenosti stanja na izlazu kada su S i R ulazi SR leč kola istovremeno aktivni. 3. 62 Qn +1 Qn 0 1 Qn Qn +1 Qn 1 0 Qn Qn Qn .D 0 1 H H C Qn +1 0 1 Qn +1 1 0 Qn Qn 0 1 Qn Qn Tabela 9.11. Qn +1 =1.11 Za slučaj kada se na ulaz dovede stanje J=K=1.

9 JK MS FLIPFLOP JK MS flipflop prikazan je na slici 3.12. Znači kolo sa slike 3. Master se aktivira rastućom ivicom takta C. Funkcionalna i eksitaciona tabela date su tabelama 3. od kojih prvo radi kao master a drugo kao izvršno kolo. S Q S Q Q C R J C K Q Q R Q Slika 3.Qn 0 0 1 1 Qn +1 0 1 0 1 J 0 1 X X Tabela 12.14.11 će ispravno raditi samo ako je takt impuls vrlo kratak. promena stanja na izlazu menja i stanje na ulazu u logičko kolo. K X X 1 0 S 1 1 1 1 Karakteristična jednačina JK flipflopa dobijena iz eksitacione tabele je oblika: Qn +1 = J Qn + K Qn Kada su ulazi u stanju J=K=1.12 J K C QM QM Q Q Slika 3. a na slici 3. i kao što se vidi upotrebljena je kaskadna veza dva SR leč kola. tj.13 63 . kraći od kašnjenja kroz logička kola i SR leč kola. dakle resetovani flipflop može se ponovo setovati ako je takt impuls još uvek aktivan. a izvršno kolo opadajućom ivicom.13.13 i 3. prikazani su vremenski dijagrami na kojima se vidi da je stanje na izlazu odrđeno stanjem na ulazu u trenutku opadajuće ivice takta. 3.

14. tako da je aktivno NI kolo na koje je vezan J ulaz. stanje na izlazima NI kola iz prvog stepena određeno je stanjima na J i K ulazima i izlazima Q i Q . data na slici 3.J 0 0 1 1 H K 0 1 0 1 H C Qn +1 Qn 0 1 Qn Qn +1 Qn 1 0 Qn Qn 0 Tabela13. međutim ako se za vreme dok S=1. Potpuno rešenje ovog problema daje JK flipflop sa ivičnim okidanjem čija je šema. Ako je J ulaz na logičkoj nuli.10 JK FLIPFLOP SA IVIČNIM OKIDANJEM Smanjenje verovatnoće hvatanja jedinica moguće je postići skraćenjem trajanja aktivnog dela takt impulsa dok se data pojava u potpunosti ne eliminiše. Pretpostavimo da je izlaz u resetovanom stanju. Qn Qn 0 0 1 1 Qn +1 0 1 0 1 J 0 1 X X Tabela 14. se vidi da kada je takt signal na visokom nivou. Međutim kod JK MS flipflopova pojavljuje se jedan novi nedostatak poznat pod nazivom hvatanje jedinice. 3. J S R Q Q Q Q J C K Q C K Q Slika 3. Dakle za vreme aktivnog dela takta. Pošto je Q=0 . šema JK flipflopa koji se okida opadajućom ivicom.14. tako da su na ulazima S i R u SR leč kolu logičke jedinice koje ga drže u zatečenom stanju. master leč kola ne može biti resetovano. J ulaz hvata lažne kratkotrajne impulse. Međutim drugi stepen logičkih kola blokiran je visokim nivoom takt signala. flipflop bi trebalo da ostane u resetovanim stanju. na J ulazu pojavi kratkotrajni impuls. tako da će posle opadajuće ivice takta pogrešno stanje biti preneto u izvršno leč kolo. izvršiće se pogrešno setovanje master leč kola.14 Sa slike 3. K X X 1 0 S Nakon toga pobuda na J i K ulazima se može promeniti bez uticaja na stanje na izlazu. Kada takt signal prelazi sa logičke jedinice na logičku nulu blokira se ulaz NI 64 .

kola. D T Q Q Q T J Q Q T Q Q Q C Q C K Q Q Q Slika 3. Na slici 3. ali se stanje na izlazu NI kola ne menja sve dok ne prođe vreme propagacije signala kroz NI kola t p .11 T FLIPFLOP T flipflop je ivični flipflop sa jednim ulazom koji menja stanje na svaku rastuću ili opadajuću ivicu takta. koji postavlja SR leč u željeno stanje određeno ulazima J i K i prethodnim stanjem. Nakon toga NI kola ostaju blokirana odn. su prikazani vremenski dijagrami T flipflopa.16.16 Karakteristična jednačina T flipflopa je vrlo jednostavna i glasi: 65 . Funkcionalna i eksitaciona tabela prikazane su u tabelama koje slede (tabela 15 i tabela 16 ). K X X 1 0 S 3. pojaviće se kratak neengativan impuls trajanja t p . dok na slici 3.15 T Q Slika 3. J 0 0 1 1 H H K 0 1 0 1 H H 0 1 Tabela 15. Kako se istovremeno sa blokiranjem NI kola aktiviraju ILI kola iz drugog stepena. C Qn +1 Qn 0 1 Qn Qn +1 Qn 1 0 Qn Qn Qn Qn Qn Qn 0 0 1 1 Qn +1 0 1 0 1 J 0 1 X X Tabela 16.15. stanje flipflopa se ne može promeniti zbog niskog nivoa takt signala. na jednom od ulaza S ili R. prikazane su dve realizacije T flipflopa i grafički simbol istog.

Qn +1 = Qn
Izlazni signal iz T flipflopa ima dva puta manju učestanost od takta pa iz tih razloga glavna primena T flipflopa je u deliteljima učestanosti. U nekim primenama potrebno je zabraniti okidanje T flipflopa. Takva funkcija se realizuje pomoću T flipflopa sa dozvolom, čiji je simbol i realizacija koristeći D i JK flipflopove prikazana na slici 3.17, a vremenski dijagram istog na slici 3.18.

EN

D

Q

Q Q

EN

J C K

Q
Q

Q

EN

Q Q

Q Q

T T C

Q

Q

T

Slika 3.17
EN

T

Q

Slika 3.18 Karakteristična jednačina T flipflopa sa dozvolom glasi:

Qn +1 = EN Qn +EN Qn

4. Komparatorska kola
Komparatorska kola mogu biti: -bez povratne sprege -sa pozitivnom povratnom spregom

4. 1.Diferencijalni komparator

Kao osnovni oblik komparatora navodimo primjer diferencijalnog komparatora koji je najčešće u primjeni.Srce ovog uređaja je diferencijalni pojačavač, koji je poznat iz analognih pojačavača.On poredi dva napona od kojih je jedan uzet za referentnu vrijednost i naziva se referentni napon ,i drugi napon je ulazni napon, koga poredimo sa referentnim .U zavisnosti koji je napon veći na izlazu dobijamo ,visok ili nizak naponski nivo tj. napon logičke jedinice ili nule. Razlike diferencijalnog pojačavača u odnosu na diferencijalni komparator je u tome što diferencijalni komparator ne koristi povratnu spregu. Dakle kod diferencijalnog komparatora ne postoje problemi kompenzacije i frekventnih karakteristika. Druga razlika je u nešto manjem pojačanju diferencijalnog komparatora, naime njemu nije potrebno pojačanje veće od 1000 puta jer ako uzmemo da je varijacija izlaznog napona od 0 do 5 volti dobićemo ulazne napone bliske naponu ofseta. Najvažniji parametar je brzina rada diferencijalnog koparatora.Brzina rada se karakteriše veličinom koja se naziva vrijeme odziva . Primjer jednog takvog kola prikazan je na slici 4.1:
66

Slika 4.1

Otpornici R1 ,R2 služe da oderde threshold napon ili napon okidanja,izlazni output signal je invertovan u odnosu na ulazni zbog dovođenja ulaznog input napona na negativni kraj operacionog pojačavača.Otpornik R3 služi da u slučaju kad nema ulaznog signala ili je manji od okidnog napona ,na izlazu bude +5V ili logička jedinica .
4.2 Diferencijalni komparator u bipolarnoj tehnici

Konstrukcija komparatora prvensteno zavisi od brzine njegovog rada.Komparatori za manje brzine su jednostavniji po svojoj konstrukciji.

Slika 4.2

67

Na slici 4.2 je prikazan komparator LM339 koji se sastoji od diferencijalnog ulaznog stepena koji čine tranzistori T1,T2,T3,T4 ,aktivnog opterećenja T5,T6 i izlaznog stepena tranzistora T7,T8. Diode koje su vezane na spoj baza emiter služe da ubrzaju sporo uključivanje ulaznih tranzistora. Loša karakteristika ovog komparatora je u tome što je kao ulazni stepen upotrebljen RNR tranzistor .Zbog toga se brži komparatori prave isključivo sa NPN tranzistorima. Mnogo bolja varijanta realizacije komparatora je realizovana od stane firme Amd Advanced Micro Device koji je prikazan na slici 4.3. U ovoj realizaciji je korišćen samo NPN tranzistor.

Slika 4.3

Ulazni naponi se dovode na diferencijalni stepen sa kaskadnim opterećenjem koje čine tranzistori T1,T2,T3,T4 i otpornici R1,R2. Izlaz ovog stepena ograničen je šotki diodama D1 i D2.Izlazni napon sa prvog stepena se vodi na emiter folovere T13,T14 i pomjerače napona sa Cener diodama D5 i D6 pa na diferencijalni par koji čine tranzistori kao diferencijalni par T15,T16, kaskadno opterećenje T17,T18 i otpornici R5 i R6. Izlazni napon ovog diferencijalnog para ograničen je Cener diodama D3,D4. Napon sa ovog izlaza vodi se na emiter folovere T19,T20, i pomjerače napona sa diodama D7,D8, gdje ponovo dolazi na diferencijalni par T21,T22. Na izlazu kola nalazi se emiter folover koji služi da bi pojačao izlaznu struju kola koja je reda miliampera. U opštem slučaju izlazi se preko otpornika vezuju za negativni napon. U većini aplikacija kod analogno digitalnog konvertovanja potrebno je da se ulaz privremeno odvoji od izlaza aktiviranjem nekog signala koji se zove leč kontrolni signal. U ovom stanju leč kolo ostaje sve dok je to potrebno. Šema jednog leč kola u bipolarnoj tehnici je prikazana na slici 4.4.

68

Na ovoj šemi prikazano je jedno memorijsko ili leč kolo koje ima funkciju da pamti stanje na ulazu sve dok je aktivan napon VL . Ulazi ovog kola se dobijaju sa izlaza nekog diferencijalnog stepena .

Slika 4.4 4.3 Šmitov regenerativni komparator

Naziv regenerativna kola je uobičajen za Šmitova kola ,koja po svojoj konstrukciji sadrže pozitivnu povratnu spregu. Za razliku od neregenerativnih komparatora, osnovna razlika komparatora sa povratnom spregom je u tome što imaju dva različita nivoa za rastuću i opadajuću ivicu impulsa. Konstrukcija šmitovog regenerativnog kola je moguća i korišćenjem diferencijalnog pojačavača kao na šemi prikazanoj na slici 4.5.

Slika 4.5

Pri analizi kola mora se poći od nekog početnog stanja, ovdje usvajamo da je početno stanje za ulazni signal dovoljno nisko tako da izlazni signal bude u stanju logičke jedinice. Za kolo na slici 4.5a do promjene izlaznog signala će doći kada ulazni signal pređe granicu od:
Vt 2 = R1 Voh = kVoh R1 + R 2

dalje povećavanje napona neće dovesti do promjene izlaznog napona sve

dok ulazni napon ne padne ispod napona :

R1 Vol = kVol R1 + R 2 Ovi naponi se zovu naponi okidanja (threshold high, threshold low) Vt1 =
Kod slike 4.6 naponi okidanja se mogu izračunati ako primjenimo prvi Kirhofov zakon za čvor A odnosno kod čvora +.

69

Slika 4. Zbog toga je njihov histerezis kao na slici 4. Na slici 4. 70 .7 prikazan je komparator kod kojeg korišćenjem teoreme superpozicije dobijamo: R1 R2 Vt1 = Vol + Vr R1 + R 2 R1 + R 2 R1 R2 Vt 2 = Voh + Vr R1 + R 2 R1 + R 2 Za sve dosadašnje slučajeve komparatora ulazni signal smo dovodili na minus ulaz pojačavača.6 Ova realizacija je dobra po tome što se širina histerezisa može mijenjati samo promjenom otpora R3. dok otpornik ograničava izlaznu struju operacionog pojačavača.7 Na slici 4.5c dodatna Cener dioda služi da ograniči izlazni napon u opsegu od -Vd<= Vo <= Vz .8. Slika 4.

8 Kod histerezisa imamo dvije bitne veličine to su: - širina Vh=Vt2-Vt1 i centar Vch=(Vt1+Vt2)/2 histerezisa.9 Jedan od načina konstrukcije Šmitovog regenerativnog kola je upotrebom dva invertora kao na slici 4. kao na slici 4.Slika 4. Pragovi okidanja biće: Vt1 = R1 + R 2 R1 Vr + Voh R2 R2 Vt 2 = R1 + R 2 R1 Vr + Voh R2 R2 Slika 4. Na slici 4. odnosno biće kao lik u ogledalu po h osi. pa zbog svoje jednostavnosti i cjene koštanja zauzima prvo mjesto.9. To znači da će se i histerezisna petlja razlikovati. 71 .7b prikazano je Šmitovo kolo sa dovođenjem ulaznog signala na neinvertujući ulaz što govori da će i izlazni signal biti u fazi tj neće biti invertovan kao u prethodnim slučajevima.10.

I E 2 = I C 2 + I B2 VE VCC − VBES − VE VCC − VCES − VE = + RE R1 R2 ⎛ Vcc VBES VCES ⎞ VE = R12 E ⎜ ⎜R − R − R ⎟ ⎟ 1 2 ⎠ ⎝ 12 R12 E = (1 / R1 + 1 / R2 + 1 / RE ) R12 = (1 / R1 + 1 / R2 ) −1 −1 gdje su : 72 .10 Pragovi okidanja zavise od toga da li se radi o CMOS kolima ili TTL. Kada se primjeni Tevenenova teorema na kolo sa slike 4.11 Za ove vrijednosti otpornika .10 dobija se: R2 R1 + Voh R1 + R 2 R1 + R 2 Kada je napon Vx=Vih tada dolazi do promjene na izalazu: R1 + R 2 R1 Vt1 = Vih − Voh R2 R2 U drugom slučaju do promjene će doći kada Vx=Vil R1 + R 2 R1 Vt 2 = Vil − Vol R2 R2 Vx = Vu Još jedan značajan primjer realizacije Šmitovog kola prikazanog na slici 4. Slika 4. a tranzistor T2 preko otpornika dobija napon na bazi pa prema datim parametrima on radi u zasićenju.Slika 4.11 je u bipolarnoj tehnici .pomoću dva tranzistora koji su obično NPN tipa.i pri ulaznom naponu jednakom nuli tranzistor T1 je u zakočenom stanju. zato što nemaju iste pragove uključivanja i isključivanja.

jer se kod prenosa informacija . VT 1 = VBE + VOH = VCC = 5V Histerezisna karakteristika ima veliku primjenu u digitalnom sistemu prenosa.monostabilni multovibratori ostaju u stabilnom stanju sve dok posle dejstva pobude pređu u drugo (kvazistabilno) stanje u kome se zadržavaju određeno vrijeme. Ova kola se drugačije nazivaju i relaksacioni oscilatori. pa signal može biti izobličen. 73 .5V Izlazni napon do tog trenutka je : VOL=VE+VCES=1. 5.Za date vrijednosti otpora i napona dobijamo da je VE=1. Monostabilni i astabilni impulsni generatori Monostabilni i astabilni generatori spadaju u grupu regenerativnih kola. Napon koji je potreban da tranzistor T1 počne da vodi je: Vt2=VE+VBET=2. Druga vrsta regenerativnih kola su astabilni multivibratori.12 Za raliku od diferencijalnog komparatora kao na slici 4.2 ovo kolo nema problema sa «lažnim impulsima» tj.12 Slika 4. Primjer jednog signala prikazan je na slici 4.9V drugi prag okidanja dobijamo tako što zanemarimo ulaznu struju tranzistora T1 dobijamo: VE = VCC − VCE 1 RE R1 + RE VCC − VCE 1 RE R1 + RE a pa će prag okidanja biti: izlazni napon će biti jednak naponu napajanja. javljaju parazitne kapacitivnosti i induktivnosti koje stvaraju smetnje. Kod monostabilnih generatora to stanje je određeno dejstvom spoljašnje pobude. ima veću otpornost na šumove. tj. Kod ovih kola postoje dva kvazistabilna stanja koja se naizmjenično smijenjuju.8V.

5.0 Slika 5. Tada je na izlazu drugog logičkog kola logička nula.1(v).1(b)). Tada se kondenzator puni. Vrijeme punjenja kondenzatora može se izračunati kao: ⎡ VDD ⎤ T = τ ln ⎢ ⎥ ⎣VDD − VP ⎦ Kako je: V P = VDD / 2 T = τ ln(2) = 0.2 simulirano u EWB 7. Vx(t ) = Vx (∞) + Vx(0 ) − Vx (∞) e gdje je [ + ] − t τ τ = ( R + Rizl ) C vremenska kontanta punjenja. sve dok ne dostigne vrijednost napona Vp.1 (v) U stabilnom stanju napon na ulazu drugog NILI kola je jednak naponu napajanja. To dovodi do generisanja logičke jedinice na izlazu drugog logičkog kola. Radi lakšeg matematičkog modelovanja uzimamo idealnu prenosnu karakteristikau kao na slici 5. (a) (b) Slika 5. tada na izlazu prvog logičkog kola napon pada na logičku nulu. kao i njegova realizacija u CMOS tehnici (slika 5. Napon punjenja kondenzatora je eksponencijalna funkcija vremena. Kada se u trenutku To dovede log. za isti iznos padne napon na drugom ulazu logičkog kola.Monostabilni multivibratori u cmoѕ tehnici Na slici 5.1(a) je prikazana realizacija jednog astbilnog multivibratora.69( R + RIZL )C Vremenski dijagrami napona dati su na slici 5.2 74 . 1. jedinica na ulaz . Kako se napon na kondezatoru ne može trenutno promijeniti .

C elemenata.Tipični primjeri realizacije monostabilnih multivibratora u TTL tehnici su 74121 i 74122. Na slici 5.Glavni nedostatak ovog multivibratora je u tome što napon prelaza logičkog stanja Vp nije uvjek konstantan. Trajanje kvazistabilnog stanja se ne završava u trenutuku T1 kao kod kola na slici 5.2 već nastupa proces pražnjenja kondenzatora S. međutim daleko zaostaju za karakteristikama SMOЅ kola.3. pa je postignuta djelimična kompenzacija uticaja napona Vp.3 smanjuje se uticaj proizvodnih tolerancija napona na trajanje kvazistabilnog stanja. Slika 5.2 Monostabilni multivibratori u TTL tehnici Monostabilni multivibratori se mogu realizovati i u TTL tehnici. odnosno eksponencijalno opadanje napona Vy.4 su prikazani vremenski dijagrami napona u kolu sa slike 5.4 5. Trajanje impulsa na izlazu dato je izrazom: ⎡ V DD ⎤ ⎡V DD − V D ⎤ T = T1 + T2 = τ ln ⎢ ⎥ + τ ln ⎢ ⎥ ⎣V DD − V P ⎦ ⎣ VP ⎦ U ovoj realizaciji uticaj promjena napona Vp na trajanje vremenskih intervala je suprotan. Stanje u kolu se mijenja tek kada napon Vy padne sa vrijednosti VDD-VD do napona prelaza Vp.3 Modifikacijom kola kao na slici 5. Slika 5. Da bi se izbjegao uticaj varijacije ovog napna uvode se kompenzacije realizovane pomoću R. 75 .

: ∆ V 2 = ∆ V 1 = VOH − VOL = 3. U istom trenutku i napon Q poraste na log. nolu u trenutku t= To+2 td. .jedinica.promjenu napona V1 u trenutkku t= To+3 td. tada i W=(1).65V .i napon V3 pada na log.nule a to dalje vodi da je W=(0). pa će i napon V3 porasti na log.V2 (2td ) = −2.Slika 5. nuli. Istovremeno postavlja se i izlaz Q na nivo log. Sada je logičko kolo na ulazu spremno da propusti ulazni signal P. Kako su naponi V3 i W niski iz toga slijedi da je napon V1 visok.promjenu izlaza Q u trenutku t= To+4 td.55V ⎡ V − V2 (0 + ) ⎤ T = τ ln ⎢ CC ⎥ + 4t d VCC − V2 (T0 ) ⎦ ⎣ 76 . Trajanje impulsa na izlazu može se odrediti kao: V2 (t ) = V2 (∞) + V2 (2t ) − V2 (∞) e zamjenom : [ + d ] − t τ + V2 (T0 ) = 0. jedinicu. Invertor G2 je spojen preko otpornika na pozitivan potencijal Vcc. slijedi da je i izlaz W na log.G4. . Struja kroz otpornik počinje da puni kondenzator i napon V2 počinje da raste eksponencijalno.tj.75 V U stabilnom stanju kada je ulaz R na logičkoj nuli.i promjenu izlaza Q u trenutku t= To+5 td. Iz ovoga slijedi da je napon V3 nizak. G2. Tranzistor u invertoru radi u zasićenju pa je napon V2= 0.jedinicu u trenutku t= 4 td. V1=(0) Cignal kašnjenja kroz jedno logičko kolo je td.5 je prkazana šema monostabilnog multivibratora 74121.Kada napon V2 dostigne 0.55V Pad napona na ulazu invertora izazvaće porast napona na ulazu G3 u trenutku t= 3 td. pa će od ulaza P do izlaza drugog logičkog kola G4 biti 2 td.65V -napon za koje ulazi u zasićenje 0. To zanači da je Q nizak a Q visok. Ovo dalje izaziva slijedeće promjene: . Kada se pojavi ulazni signal P .65 V tada počinje da provodi tranzistor .G3.3V + − V2 (2t d ) = V2 (2t d ) − ∆V2 = −2.log. Sva kola su standardna TTL osim kola G2 koje je izvedeno pomoću jednostepenog pojačavača sa zajedničkim emitorom.5 Na slici 5.75V. Na njoj možemo uočiti dva dijela: kolo za uobličavanje koje čine G5 i G6 kao i kolo koje realizuje flip flop koga čine G1. Hapon na kondenzatoru se ne može momentalno promjeniti pa se promijena napona preslikava tj.V2 (∞) = Vcc.čiji su naponi : -napon uključivanja 0.

i ulaznog otpora kola G2. Slika 5.6 U početnom stanju kada je ulazni signal S=0. Q =1 Napon na kondenzatoru C je: VC (0 − ) = VOH − VOL Pozitivni impuls se dovodi na S ulaz u trenutku t = 0+ tada se stanje na izlazima Q .C nisu stavljene unutar integrisanog kola već se pogodnim odabiranjem ovih vrjednosti može uticati na to da trajanje impulsa bude u granicama između 40ns do 28s . Q =0 ∆V = VOH − VOL V R (0 + ) = V R (0 − ) − ∆V = V R (0 − ) − (VOH − VOL ) = 2VOL − VOH Napon na ulazu R se eksponencijalno mijenja sa vremenkom konstantom punjenja: τ = RC Eksponencijalna promjena napona se prekida kada napon na R ulazu dostigne napon prebacivanja kola Vt.a TL vrijeme povratka kola u stabilno stanje. Q mijenja na Q =1.trajanje impulsa nije stabilno već će se smanjiti.Kod ovog integrisanog multivibratora komponente R. U vezi sa ovim često se u literaturi definiše odnos signal pauza: TH 100 TH + TL gdje je Tn trajanje generisanog impulsa . i kada kroz kondenzator ne teče struja izlazno stanje je Q =0.3 Monostabilni multivibrator u ECL tehnici U slučajevima kada treba generisati impulse kratkog trajanja koji imaju kratko vrijeme uspona i opadanja za sintezu multivibratora koriste se ECL logička kola. Ovo vrijeme je vrlo kratko zbog mele vrjednosti izlaznog otpora kola G4.4 KΩ ≤ R ≤ 40 KΩ Još jedna vrlo bitna karakteristika je vrijeme koje treba proći posle završetka impulsa na izlazu da bi se kolo vratilo u stabilno stanje. Ukoliko se prekorači dozvoljeni odnos signal pauza .Ograničenja u vrjednostima komponenatata koja su propisana od strane proizvođača su : C ≤ 1000 µF 1. DC = 5. Trajanje kvazistabilnog stanja se dobija iz logaritamske jednačine: ⎡ 2(VOH − VOL ) ⎤ T = τ ln ⎢ ⎥ ⎣ VOH − VT ⎦ 77 .

9 je neosjetljiv na oblik i trajanje okidnog impulsa. pa se za brže realizacije koristi dodatni elemenat koji brže puni kondenzator. Čim se kolo prebaci u stanje Q =1 izlaz G3 prelazi na nulu i tako prekida ulazni okidni impuls.Na slici 5.8 Neki od načina realizacije bržeg punjenja kondenzatora su dati na gornjim slikama. Slika 5. Najveći problem kod ove realizacije je sporo vrijeme oporavka koje traje od 3 do 5 vremenskih konstanti. Po završetku kvazistabilnog stanja visok napon na bazi tranzistora vodi ga u zasićenje i tako dopunjava kondezator. Slična realizacija ali efikasnnija je uz pomoć tranzistora dok traje kvazistabino stanje.7 prikazan je vremenski dijagram napona. Slika 5.9 Modifikovani monostabilni multivibrator kao sa slike 5.65V pa se preostali dio oporavka kola vrši preko otpornika. Okidni impuls je invertovan i dovodi se na NILI kolo.čime se kondenzator puni kroz malu otpornost diode. U stabilnom stanju izlaz Q je na niskom naponskom nivou pa se impuls invertuje i počinje kvazistabilno stanje. Minimalna širina okidnog impulsa mora da bude veća od (2td) vremena kašnjenja logikog NILI kola. U slučaju generisanja kratkih impulsa mora se uzeti u obzir i kašnjenje logičkih kola. 78 .7 (a) (b) Slika 5. Na slici 5.8 (a) dioda je jedino polarisana za vrijeme povratka kola u stabilno stanje. To se dešava sve dok napon na diodi ne padne ispod 0.

to se ovaj sklop drugačije zove kolo za logičko diferenciranje. Naponi na izlazima ova dva kola su komplementarni .10(b). Međutim potreba za generisanjem može biti na rastuću i na opadajuću ivicu.11 Ukoliko se umjesto I kola stavi ILI dobija se kolo za diferenciranje opadajuće ivice kao na slici 5. i da je ulazni impuls duži od ukupnog kašnjenja logičkih kola.5 Astabilni multivibratori u CMOЅ tehnici Za generisanje povorke pravougaonih impulsa koja često služi kao takt kod sinhronih digitalnih sistema. Vi1=0V.pa se kondenzator C puni preko otpornika R. Astabilni multivibrator u realizaciji sa NILI kolima prikazan je na slici 5.1 (a) prikazana je šema kola za logičko diferenciranje rastuće ivice.5.12 Nivoi napona na izlazima logičkih kola mogu biti nivoi logičke jedinice (5V) i napon logičke nule (0V). (a) (b) Slika 5. U analiziranju pretpostavljamo da je Vx <Vt . Kako izlaz ovog kola podsjeća na izlaz kola za diferenciranje .4 Generisanje kratkih impulsa Za pobudu monostabilnih kola najčešće je potreban katak okidni impuls. Neka je napon na kondenzatoru dostigne napon Vt u tranutku : t = 0− 79 . (a) (b) Slika 5. Ako je potreban impuls dužeg trajanja treba povećati broj invertora ali taj broj mora biti neparan.10 Vremenski dijagrami napona prikazani su na slici 5.11 (a) 5. Na slici 4.12 Slika 5. Onda je Vi2=VDD. Radi lakšeg razmatranja uzećemo da je kašnjenje kroz sva logička kola isto. potreban je generator astabilnog tipa.

Posle toga napon na kondenzatoru počinje da opada preko otpornika. 80 .13 Na slici 5. ovo kolo nije pogodno za generisanje takta čija je učestanost oscilovanja iznad 1MHz. Princip rada se zasniva na punjenju kondenzatora.14 prikazane su neke od realizacija sa kvarcom.1 Impulsni generatori sa regenerativnim komparatorima Astabilni i monostabilni multivibratori se mogu konstruisati korišćenjem regenerativnih i neregenerativnih komparatora. napon Vx naglo padne do nule i raste ka naponu VDD. Na slici 5.13 prikazani su vremenskid dijagrami napona .6. Najbolja stabilnost učestanosti dobija se ako se učestanost astabilnog multivibratora kontroliše kristalom kvarca. Sada bi napon Vx trebalo da iznosi: V X (0 + ) = V X (0 − ) + ∆Vi1 = VT + V DD ali zbog zaštitne diode poraste samo do vrijednosti VDD. Trajanje kvazistabilnog stanja je: ⎡ V (∞ ) − V (0 + ) ⎤ V x T1 = τ ln ⎢ x ⎥ = RC ln DD VT ⎢V x (∞ ) − V x (T1− ) ⎥ ⎦ ⎣ Na početku drugog kvazistabilnog stanja. zbog dejstva zastitne diode . Trajanje ovog ciklusa dato je izrazom: ⎡ V x (∞ ) − V x (0 + ) ⎤ V DD T2 = τ ln ⎢ ⎥ = RC ln − V DD − VT ⎣V x (∞ ) − V x (T2 ) ⎦ Slika 5. Prelazak u prvi referentni nivo tj.što izaziva regenerativni proces u trenutku: t = 0+ Stanje na uzlazima se mijenja.6 Impulsni generatori sa komparatorima 5. Slično kao kod monostabilnog kola .14 5. kod kojih perioda oscilacija malo zavisi od temperature ali jako zavisi od varijacija napona Vt. kvazistabilno stanje. Vi2=0V. Vi1=5V. Drugi referentni nivo predstavlja drugo kvazistabilno stanje. Slika 5. Kvazistabilno stanje se završava kada napon Vx padne na vrijednost napona Vt. praćen je pražnjenjem kolndenzatora. Zbog svoje jednostavnosti ovaj način realizacije je postao popularan posebno u integrisanoj tehnici.

sa vremenskom konstantom : τ 1 = R1C Kada napon na kondenzatoru dostigne napon okidanja VR2 .komparator mijenja stanje na izlazu.ogvoren (a) Slika 5. U početnom stanju prekidač R je otvoren. i kondenzator se puni preko otpornika R1 . Trajanje kvazistabilnog stanja . kada se kondenzator puni od napona VR1 do napona VR2 se može odrediti kao: ⎡ V − V R1 ⎤ T1 = τ 1 ln ⎢ cc ⎥ ⎣Vcc − V R 2 ⎦ dok je vrijeme pražnjenja kondenzatora dato izrazom: ⎡V − V R 2 ⎤ T2 = τ 2 ln ⎢ P ⎥ ⎣ V P − V R1 ⎦ Perioda oscilacija iznosi: ⎡ V − V R1 ⎤ ⎡V P − V R 2 ⎤ T = T1 + T2 = τ 1 ln ⎢ cc ⎥ + τ 2 ln ⎢ ⎥ ⎣ V P − V R1 ⎦ ⎣Vcc − V R 2 ⎦ 81 . zatvara prekidač i prazni kondenzator ka asimptotskom naponu: Vp = Vcc R2 R1 + R2 sa vremenskom konstantom: τ 2 = ( R1 ΙΙ R 2 ) C Jedan od najvažnijih uslova za oscilovanje kola je : Vp < VR1 Ovaj uslov je potreban da bi kolo moglo da dostigne drugi okidni napon VR1. aprebacivanje komparatora je zanemarljivo malo.15 zatvoren (b) Pragovi okidanja Šmitovog okidnog kola su VR1 i VR2. Pri tome je VR1< VR2 .

2 Impulsni generatori sa neregenerativnim komparatorima Na slici 5.6. To se može realizovati vezivanjem otpornika R1 na izlaz komparatora.17 prestavljeno je kolo oscilatora koje koristi brzi neregenerativi komparator. i ona iznosi: τ = RC pa je perioda oscilovanja data izrazom: ⎡ V − pVOL T = T1 + T2 = τ { ln ⎢ OH ⎣VOH − pVOH ⎡VOL − pVOH ⎤ ⎤ ⎥ ⎥ + ln ⎢ ⎣ VOL − pVOL ⎦ ⎦ } p = R2 R1 + R2 Glavni razlozi za geršku koji se javljaju kod ovih realizacija su nedovoljne tačnosti pragova okidanja i njihove loše temperaturne stabilnosti. ovdje imamo samo jednu vremensku konstantu za punjenje i pražnjenje. Precizna realizacija pragova okidanja izvršena je pomoću razdjelnika napona RA. Još jedna značajna izmjena je u tome što Šmitovo kolo mora biti invertorskog tipa.16 Slično kao i kod predhodne realizacije sa prekidačem kod koje smo imali dvije različite vremenske konstante . Mnogo bolji rezultati se dobijaju sa kolima koja koriste neregenerativni komparatore. Slika 5. Na slici 5. ograničavaju priimjenu ovih kola na učestanosti do 100 KHz. bez upotrebe prekidača . Ovi razlozi kao i konačno vrijeme prebacivanja .Zatvaranjem prekidača počinje da se smanjuje napon na kondezatoru koji teži: VP = VCC 82 . (ulaz je na minus kraju). Kada su prekidači otvoreni napon na kondenzatoru raste prema naponu napajanja i dostiže gornji prag okidanja: VR 2 = VCC RB + RC RA + RB + RC R2 R1 + R2 .RB. 5.RC i još jedanog prekidača P2.U praktičnoj realizaciji izbjegava se upotrebe prekidača.16 prikazana je jednostavnija realizacija astabilnog kola . koja će biti opisana u sledećem izlaganju. Promjena izaznog napona setuje RS kolo i zatvara prekidače P1 i P2.

Slika 5.7 Integrisani tajmeri Integrisani tajmeri služe za generisanje preciznih vremenskih intervala.17. 83 .čime se i granična učestanost oscilovanja ograničava na 100KHz. komparator K1 promjeni stanje i setuje leč kolo. Ovaj proces se dalje periodično ponavlja. Ubrzavanje kola iz jednog kvazistabilnog stanja u drugo može se izvesti modifikacijom kola sa slike 5.RC .Time se postiže skraćenje prelaznog režima pri promjeni stanja jer se ne uspostavljaju novi referentni naponi. čije je trajanje određeno sproljašnjim RS komponentama. Time se zatvara prekidač R i počinje pražnjenje kondenzatora ka naponu Vr koji je jednak: VP = VCC R2 R1 + R2 Pražnjenje se završava kada se dostigne donji prag VR1 jer tada komparator K2 promjeni stanje i resetuje leč kolo.RB. Osnovna prednost ove realizacije ogleda se u tome što su referentni pragovi okidanja fiksni.Jednociklusni tajmeri su kola koja posle okidanja generišu impuls čije je trajanje određeno spoljašnjim RS elementima. Naponi pragova okidanja određuju se iz razdjelnika napona kao: VR 2 = VCC RB + RC RA + RB + RC VR1 = VCC RC R A + RB + RC Kada je prekidač R otvoren . Nedostatci kod ove realizacije se javljaju zbog parazitne kapacitivnosti kod otpornika RA. napon na kondenzatoru eksponencijalno raste ka naponu napajanja. 5. Kada dostigne napon VR2 . čime se proces ponavlja.17 a prag okidanja sada iznosi: VR1 = VCC RB RA + RB Kada napon na kondenzatoru dostigne vrijednost napona VR1 tada se na izlazu komparatora pojavi niži naponski nivo koji resetuje leč kolo i ponovo isključuje prekidače . Prema principu rada ova kola se djele u dvije grupe: 1.

impulsna širinska i položajna modulacija.2. Dejstvom okidnog impulsa (trigger) setuje se leč kolo.Napon na kondenzatoru eksponencijalno raste ka naponu napajanja. Broj punjenja i pražnjenja je određen odnosom djeljenja N binarnog brojača koji je dio integrisanog kola. Ove vrste tajmera mogu da rade u monostabilnom i astabilnom načinu rada a tipične primjene su: prcizno generisanje impulsa i kašnjenja. binarnog brojača i kontrolnog kola. Slika 5.18 Slična je prethodnoj realizaciji relaksacionog oscilatora . zatvara prekidač R i time se završava generisani vremenski interval. generisanje takta niskih učestanosti.7. Kada napon na kondenzatoru dostigne vrijednost: VP = VCC R2 R1 + R2 komparator mijenja stanje . Trajanje impulsa može se odrediti kao: ⎡ Vcc ⎤ T = RC ln ⎢ ⎥ ⎢Vcc − V p ⎥ ⎣ ⎦ 5.19 84 .19. kao na slici 5.Višeciklusni (brojački) tajmeri su kola kod kojih se spoljašnji kondenzator puni i prazni u toku više ciklusa generisanja vremenskog intervala. Slika 5.7.18 U stabilnom stanju prekidač R je zatvoren pa je napon na kondenzatoru jednak nuli.2 Višeciklusni tajmeri Višeciklusni tajmer predstavlja kombinaciju od tri bloka : relaksacionog oscilatora . 5.1 Jednociklusni tajmeri Principska šema jednog tajmera prikazana na slici 5. otvara prekidač i počinje generisanje impulsa .

struja/napon ulazi u IC kroz pin 2. Postoji dosta pouzdanih tajmera. IC 555 je čip koji se koristi u mnogim kako školskim projektima. PIN 3: Sa ovog pina „odlazi“ struja po završetku odbrojavanja. Ovaj napon sa izlaznog pina uključuje tranzistor i dozvoljava LED diodi da svetli.20 Uprošćeno 555 IC kolo Kolo sa slike koje sledi je uprošćena verzija 555 IC kola. To je TAJMER. a to je najčešće 555 integralno kolo (kraće IC = integrated circuit). Elektronski davači vremena – tajmeri. Bilo da povezujete ovo kolo na alarm ili tako da aktivira računar. Lako se da uveriti da se u realizaciji elektronskih kola ova vrsta kolo može koristiti u više različitih svrha. To su pin dva i pin tri. i kada završi odbrojavanje. Ovo integralno strujno kolo se koristi za TAJMING. tj. Posle okidanja tajmerskog kola setuje se flipflop i aktivira se oscilator. 555 tajmer – integralno kolo. da sami startuju i prekidaju akcije nakon određenog vremena. ali funkcije dva od tih osam su vrlo bitne.19 najčešće je realizovan kao niz D flipflopova MS tipa . stopa. Zato je korisno poznavati princip rada ovog važnog integralnog kola. tajmer je ipak opšta komponenta. za određivanje vremenskih intervala. odnosno odbrojavanje. su okosnica školskih projekata. Na svom izlazu daje niz pravougaonih impulsa čije je perioda određena spoljnim RC elementima. 85 . vremenskih davača. Može se koristiti kao monostabilno i kao astabilno kolo. tj. Trajanje impulsa je određeno: T0=NT=kNRC Integrisani tajmer NE-555 Danas je ovo kolo najčešće korišćeo jednociklusno tajmersko kolo koje je odavno postalo industriski standard. PIN 2: Ovo je pin na koji dolazi struja/napon u kolo koja započinje vremensku sekvencu. Mnoga strujna kola su sačinjena od tajmera. Binapni brojač broji impulse sve dok se ne dostigne unaprijed određeni broj N tada se resetuje kontrolni flipflop. plasira strujne/naponske impulse sa pina 3 (izlaznog pina). U stabilnom stanju relaksacioni oscilator ne radi a brojač je resetovan. tako i u uređajima za komercijalnu upotebu kao što su video rekorderi i bilo koji drugi koji mogu da se vremenski upravljaju. Izgled ovog „ČIPA“ Slika 5. Kada je prekidač zatvoren. ali IC 555 su najčešći. 555 IC ima osam pinova. relativno jeftino i pouzdano. je vrlo stabilno. i prekida generisanje impulsa. Od trenutka uključivanja prekidača do trenutka kada će zasvetleti LED dioda može proteći od 1s do 20 min.Binarni brojač u šemi sa slike 5.

ili na primer zujalicu. tj. Kao što se može primetiti na slici koja sledi.2-1 2-2 2-3 2-4 slika 2 Počev od slike 2-1 pa sve do 2-5. može da kontroliše relej pa tako da uključuje i isključuje drugo strujno kolo. Na primer. Tako je i najlakše prepoznati da li je ovo kolo podešeno da radi u gore opisanom režimu. 86 . 2-5 555 IC može da uključuje i isključuje. Kolo sa prethodne slike je uprošćena verzija stvarnog 555 IC. postupno je prikazan tok događaja u kolu tokom rada. ne samo LED dioda. pin šest i pin dva su spojeni i povezani na masu (0 volti). LED diodu. 555 IC VREMENSKI DAVAČ – TAJMER ASTABILNO KOLO Kada se 555 IC koristi kao astabilno kolo proizvodiće impulse sve dok je prisutan izvor energije. Standardno kolo podrazumeva i otpornike i kondenzatore. tj. šta se sve odigrava u kolu kada se pritisne prekidač. da utiče na rad i drugih komponenata. Ovako postavljeno kolo se može koristiti u slučaju kada je potrebno naizmenično uključivati i isključivati lampicu tj. Ovo se može primeniti u mnogim školskim projektima.

recimo tranzistor priključen na pin tri. Uključiće pa isključiti. 87 .3-1 3-2 slika 3 Na ovoj slici su prikazana tri osnovna stanja u kolu kada je povezano da bude astabilno. i tako neprestano. REALIZACIJA I PRIMENA Astabilno podrazumeva da 555 IC funkcioniše ponavljajući stanja na izlazu. Zato se nekad ovo kolo i naziva oscilator. 3-3 DETALJNIJE O IC 555 KAO ASTABILNOM KOLU. pa uključiti pa isključiti.

oglasiti zujalica. alarm se sastoji iz dva kola. 4-3 Ovo je klasično astabilno kolo kojim se upravlja LED diodom. Impuls sa pina tri uključuje tranzistor koji tada omogućuje proticanje struje kroz LED diodu. Kada impuls pobudi drugo kolo u njemu će se aktivirati tj. 4-3) Takođe primer astabilnog kola. a drugo će registrovati taj impuls. Setimo se. LED dioda se uključuje i isključuje jer se sa pina tri ovog astabilnog kola generišu impulsi sve dok se ono potpuno ne odvoji od napajanja. 555 IC se aktivira strujom na pinu dva. 4-2. Ovo 555 IC kolo je vrlo slično onome s početka priče i naziva se generator impulsa. jedno je 555 IC i ono će proizvesti impuls. zato što uključuje i isključuje LED diodu. Menjanjem otpornosti na promenljivom otporniku utiče se na vremenski period između impulsa na pinu tri. a rasterećuje se preko pina tri. Ovaj princip je prisutan u prostim alarmima.4-1 4-2 slika 4 (4-1. 88 . Na primeru čija šema sledi. Poznato je i kao LED bljeskalica. Broj uključivanja diode u minutu zavisi od podešenosti promenljivog otpornika. Kola kao ovo se često koriste da proizvedu impuls ili bilo neki drugi signal koji će pobuditi neko drugo kolo.

-Jedan NPN tranzistor. MAKETA ASTABILNOG 555 IC KOLA KOMPONENTE: slika 6 -Jedno 555 IC kolo. drugo kolo neće moći da detektuje impuls jer će veza između dva kola biti prekinuta i oglasiće se zujalica. Kada su zatvorena alarm je uključen. -Dva otpornika od 1K. -Otpornik od 270Ω prikačen na kolektor NPN tranzistora. -Jedan podešavajući otpornik do 100K.21 Ovakva kombinacija kola se može iskoristiti recimo na vratima. -Jedna LED dioda. 89 . -Jedan kondenzator od 47 µF. Ako se vrata otvore. -Crna i crvena žica.Slika 5. a drugo kolo je postavljeno na vratima i ono detektuje impuls. Prvo kolo 555 IC generiše impuls i smešteno je na okviru vrata.

prizvešće samo jedan impuls. neispravnim komponentama ili pogrešno priključenim pinovima. Broj zasvetljaja u minuti može se menjati podešavanjem promenljivog otpornika. bljesne kada se uključi. Greške koje se tad najčešće mogu desiti su prouzrokovane netačno povezanim žicama. 90 . Ovo je tipično astabilno 555 IC kolo koje upravlja radom LED diode. i tako ciklično. Poznato je kao LED bljeskalica jer dioda zasvetli. Kako funkcioniše ovako povezan tajmer: Astabilan znači da će IC 555 funkcionisati ponavljajući stanja: off – on. off . a upravlja ostalim delom kola kroz pin tri. i tako neprestano. off – on….Koristeći se komponentama nabrojanim iznad. 555 IC se aktivira strujom kroz pin dva. I ovako povezan tajmer se vrlo često koristi u školskim projektima. LED dioda zasvetli pa se isključi i tako u ciklusima jer ovo kolo „pulsira“ sa pina tri sve dok potpuno ne isključi napajanje. Zato se često može nazvati i oscilatorom.on. 555 IC VREMENSKI DAVAČ – TAJMER MONOSTABILNO KOLO Kada se 555 IC poveže kao MONOSTABILNO kolo. Podešavanjem otpornika direktno se utiče na vreme među impulsima na izlaznom pinu. Ovo je najlakši način da se prepozna da li je 555 IC podešeno kao monastabilno. Pinovi šest i sedam spojeni i povezani na 9V. može se napraviti maketa astabilnog 555 IC tajmera. Ti impulsi sa pina tri uključuju i isključuju tranzistor koji dozvoljava LED diodi da svetli (bljesne). Monostabilno kolo se može opotrebiti da uključi ili isključi LED diodu samo jednom. Pogledajmo kolo sa slike koja sledi. a zatim se isključi.

Sada je omogućeno struji da protekne od 9V do 0V i LED dioda će zasvetleti.7-1 7-2 7-3 7-4 Kada je prekidač pritisnut struja prolazi kroz pin dva. U kolu povezanom baš kao što je na slici LED dioda bi svetlela oko osam sekundi. 7-5 slika 7 91 . U ovakvom monostabilnom kolu kada je prekidač pritisnut LED dioda će zasvetleti samo jednom. Struja tada prolazi i kroz pin tri uključujući tranzistor. Svaki put kada bi trebalo da LED dioda zasvetli prekidač mora da se pritisne.

Ovo je monostabilno kolo jer uključuje samo jedanput. smesti zamenski deo kao sa slike koja sledi. jednom odbrojati a zatim će stati.DETALJNIJE O IC 555 KAO MONOSTABILNOM KOLU I PRIMENA Monostabilan režim podrazumeva da će kolo kada se uključi.23 Tajmer sada može da se koristi kao okidač za relej kojim se može upravljati nekim drugim kolom. Prekidač mora biti pritisnut ponovo da bi se zujalica ponovo začula. Slika 5. Slika 5. 555 IC se tada može koristiti za napajanje releja. zujalica će raditi osam sekundi. a onda se relej otvara što prekida rad drugog kola. Za svaku novu vremensku sekvencu mora se prekidač ručno pritisnuti.22 Na slici je prikazano 555 IC kolo koje je podešeno da uključuje zujalicu kada je prekidač pritisnut. 92 . Ako se u kolu sa prethodne slike umesto dela kola označenog isprekidanom linijom. U ovom slučaju tajmer zadržava relej zatvorenim za unapred određen vremenski period dozvoljavajuči drugom kolu da radi.

1. Sa slike 6. U okviru ovih ideja razvili su se dve vrste kola poznate pod nazivima Milerovi i Butstrep integratori. Postojanje kontrolisanog naponskog generatora čiji je napon jednak. 6. struja u kolu i napon na kondenzatoru bi bili eksponencijalnog karaktera. Druga se zasniva na primeni povratne sprege u cilju održavanja konstantne struje u RC kolu. Prva je zasnovana na konstrukciji kvalitetnih generatora konstantne struje i veoma je pogodna za integrisane generatore. Stoga su se tokom vremena razvile dve tehnike generisanja linearnog napona. GENERATORI LINEARNIH NAPONSKIH OBLIKA Jedan od prvih primera kola koji generišu napon koji je linearna funkcija vremena je bio u sistemima za elektrostatičko skretanje mlaza elektrona u katodnim cevima pa su zbog toga generatori linearnih napona dobili naziv vremenske baze. dolaskom napona do pina dva startuje se vremenska sekvenca. koji okida 555 IC je pin dva. Drugim rečima. ako je struja kroz kondenzator konstantna. 6.a. Napon na kondenzatoru menja se po linearnom zakonu.ČEMU SU I KOJI PINOVI NAMENJENI U KOLU 555 IC Tabela funkcija pinova: FUNKCIJA masa okidač izlaz reset kontrola referentni nivo pražnjenje Vcc 555 1 2 3 4 5 6 7 8 Pin. Promenljivi otpornik R1 se koristi za povećanje odnosno smanjenje vremenskog intervala ciklusa. ali suprotnog znaka od napona na kondenzatoru. stopa.1. Kondenzator S puni se kroz otpornik R iz naponskog izvora VBB . lako uočavamo da je napon V NQ =0 pa kažemo da se tačka N nalazi na virtuelnoj masi jer je tačka Q uzemljena iz razloga što jedan 93 . U kolu sa slike devet signal propušten sa pina tri startuje zujalicu. Kada ne bi bilo kontrolisanog naponskog generatora. odnosno kvalitet linearnog generisanog napona zavisi od konstantnosti struje kroz kondenzator. Njenim završetkom u 555 IC sa pina tri se šalje signal u određeni deo sklopa.1 MILEROV INTEGRATOR Principska šema iz koje se izvode sve varijante Milerovog integratora date su na slici 6.a. daje za posledicu postojanja konstantne struje.

2. Ako tačke N i Q uzmemo za ulaze pojačavača beskonačnog pojačanja. Tranzistor T2 počinje da provodi jer sva struja koja je tekla kroz tranzistor T1 sada ide kroz bazu tranzistora T2. kondenzator S i otpornik R formiraju integrator.2: Milerov integrator sa tranzistorima: (a) Šema kola.1: Milerov integrator: (a)principska šema (b) osnovno kolo 6.b. U početnom trenutku zbog malog skoka napona na bazi tranzistora T2 sa VCES na VCC dolazi do istog takvog skoka na izlazu.a. na kojoj vidimo da tranzistor T2.VCES . Slika 6. dok tranzistor T1 igra ulogu prekidača koji je u stabilnom stanju zatvoren. i zbog toga što se trenutno ne može promeniti održava inverznu polarizaciju kolektorskog spoja tranzistora T2.iC (t) = β F i B 2 (t)= β F [I R + iC (t )] (1) Rc 94 .1. Za kolektorsku struju tranzistora T2 važi: Vcc − vi (t ) iC 2 (t) = . pa je tranzistor T2 zakočen zbog nedovoljnog napona na bazi. (b) vremenski dijagram napona Sa slike 6. a tačku R za izlaz takvog pojačavača dobija se osnovno kolo Milerovog integratora prikazano na slici 6. Napon na kondenzatoru S u stabilnom stanju je bio VC ( 0 − )= VCC . Slika 6.b. Posle toga kondenzator počinje da se prazni strujom kroz tranzistor T2 što je i prikazano na slici 6. Generisanje linearnog napona na izlazu započinje dovođenjem niskog napona na bazu T1 koji dati tranzistor koči. što znači da tada T1 provodi u zasićenju.kraj kontrolisanog napona treba da bude uzemljen.2.2 MILEROV INTEGRATOR SA TRANZISTORIMA Realizacija Milerovog integratora sa diskretnim tranzistorima data je na slici 6.a gde je prikazana ekvivalentna šema koja odgovara procesu pražnjenja kondenzatora se vidi da se kolektorska struja tranzistora T2 sastoji iz komponente koja dolazi iz izvora za napajanje kroz otpornik RC i komponente čija struja dolazi iz kondenzatora.3.

b. Iz jedačine (7) ako je V BB = VCC . struja kroz otpornik R.2. V − VCES + β F I R RC V (7) vi (t ) = VCC + V BE − VCES − BE t ≈ VCC − BB t RC C (β F + 1) RC odnosno izlazni napon opada po približnom linearnm zakonu što se ujedno može i videti sa vremenskog dijagrama na slici 6.3: Ekvivalentna šema Milerovog integratora: (a) osnovna verzija. U tom slučaju izraz (6) se može razviti u red kod koga zadržavamo samo prva dva člana. Nakon ulaska tranzistora T2 u zasićenje napon na izlazu ostaje konstantan. Kako je početna vrednost izlaznog napona : vi (0 + ) = VCC + (V BE − VCES ) jednačina izlaznog napona je : −t (4) (5) τ pr vi (t ) = VCC − β F I R RC + (VBE − VCES + β F I R RC ) e (6) Pošto je vremenska konstanta velika. a tranzistor T2 se zakoči. 95 .3. Iz kola sa prehodne slike vremenska konstanta pražnjenja kondenzatora je : τ pr = RC C (β F + 1) (3) dok napon na izlazu teži ka vrednosti: vi ( ∞)= VCC − β F I R RC koja je negativna.gde je I B = (VBB − VBE ) R . (b) uprošćena verzija Vidi se da je usled povratne sprege ekvivalentna vrednost kondenzatora povećana ( β F +1) puta. Ako niski napon na ulazu prekidačkog tranzistora traje dovoljno dugo može se desiti da se kondenzator toliko isprazni da napon na kolektoru opadne do napona zasićenja VCES .b (β F + 1)iC (t ) = βF βF βF Slika 6. ali približno predstavlja trajanje linearnog dela vremenskog dijagrama izlaznog napona. Iz jednačine (1) sledi: VCC − vi (t ) − βF IR (2) RC odnosno struja u kolu se može prikazati uprošćenom ekvivalentnom šemom prikazanoj na slici 6. Ova pojava se naziva Milerov efekat. koristi se samo početni deo eksponencijalne funkcije. Kada na ulaz prekidačkog tranzistora T1 dovedemo visok napon tranzistor T1 provede. sledi da je trajanje linearnog dela vremenskog dijagrama: TL = RC (8) Zapazimo da proizvod RC nije vremenska konstanta kola. Kondenzator S se zatim dopunjava kroz otpornik RC sa vremenskom konstantom C RC .

a i 6. T/2.2.3 MILEROV INTEGRATOR SA OPERACIONIM POJAČAVAČEM Upotrebom operacionog pojačavača karakteristika Milerovog integratora se znatno poboljšava. (11) 96 .Drugi slučaj nastaje kad prekidački tranzistor T1 provede u toku generisanja linearnog napona.VM . što je prikazano isprekidanim linijama na grafiku slike 6.b. Šema kola Milerovog integratora sa operacionim pojačavačem i vremenski dijagramom napona u kolu dati su na slici 6.4: Milerov integrator sa operacionim pojačavačem (a) šema kola. koji se može odrediti iz uslova vi (T / 4) = 0 i iznosi Vmax = VM T /(4 RC ) . postaje vi (t ) = VM T VM − t 4 RC RC (10) dok jednačina za rastući deo izlaznog napona glasi: V T V vi (t − T / 2) = − M + M (t − T / 2) 4 RC RC Kolo za generisanje linearno rastućeg napona dato je na slici 6. Slika 6.5.b. 6. Kada je na ulazu pozitivan napon VM na izlazu se generiše linearno opadajući napon. i jednakih amplituda pozitivnog i negativnog napona ± VM . Na ulaz kola dovodimo povorku bipolarnih pravougaonih impulsa jedakog trajanja pozitivnih i negativnih impulsa.4. Tada jednačina (9). (b) vremenski dijagram napona Jednačina koja opisuje izlazni napon u opadajućem delu glasi: V (9) vi (t ) = Vmax − M t RC gde je Vmax maksimalni napon na izlazu. Tada se tranzistor T2 odmah koči i generisanje linearnog napona se prekida. napon na izlazu linearno raste. tako da na izlazu dobijamo periodični trougaoni napon. a obratno ako je na ulazu negativan napon.4. .

kao i pragovi okidanja. je pozitivan. neinvertorskog tipa. Generisanje linearnog napona završava se kada se na ulaz dovede ponovo pozitivan impuls. (b) vremenski dijagram napona Naponski signal na ulazu. Kada se na ulaz dovede negativan napon tranzistor se zakoči a napon na izlazu počinje linearno da raste.Slika 6.6: Astabilni Milerov integrator (a) šema kola. Tranzistor T provodi u zasićenju. (b) vremenski dijagrami napona Za ispravan rad monostabilnog Milerovog integratora komparator mora da zadovolji sledeće uslove: -mora biti regenerativni komparator sa histerezisom. Napon na izlazu je testerastog oblika. Slika 6. Ovo do sada su bila monostabilna Milerova kola. Učestanost oscilovanja Milerovog generatora je: 1 1 f = = T 4kRC (12) 97 . -izlazni naponi komparatora moraju biti suprotnog znaka. Astabilna Milerova kola se dobijaju iz monostabilnih kola ako se na izlaz dovede komparator čiji se izlazni napon dovodi na ulaz monostabilnog kola.5: Milerov integrator testerastog napona (a) šema kola. Kondenzator S je prazan jer je na njemu napon VCES . u stabilnom stanju.

Transformacijom ulaznog dela ekvivaletne šeme i grane sa kondenzatorom S i otpornikom R.1.7.a i 6.7.b upotrebljeni neidealni pojačavač koji ima pojačanje A »1.6. prema Milerovoj teoremi.b. i izlaznu otpornost Ri .6. (15) Ri 2 = Ri A +1 A +1 Slika 6. Ekvivalentna šema data je na slici 6. − t 98 . C 2 = C (14) A R A Ri1 = i . Kako je izlazna otpornost mala naponi u izlaznim tačkama R i R´ se malo razlikuju. (13) R + Ru R + Ru A +1 C1 = C ( A + 1) . dobija se nova ekvivalentna šema prikazana na slici 6. Elementi u ekvivalentnoj šemi imaju vrednosti: RRu Ru RT = VT = V BB .7. Razvojem u red izraza (18) dobija se : V ⎡ t⎛ t ⎞ t ⎛ R ⎞⎤ ⎜1 + (19) vi (t ) ≅ − AVT ⎜1 − ⎟ ≅ − BB t ⎢1 − ⎟ ⎜ R ⎟⎥ τ ⎝ 2τ ⎠ RC ⎣ 2 RCA ⎝ u ⎠⎦ Da bi se smanjila greška potrebno je da pojačanje bude što veće i da ulazna otpornost bude mnogo veća od otpornosti R koja određuje nagib linearnog napona.7: Ekvivalentne šeme Milerovog integratora: (a) osnovno kolo. ulaznu otpornost Ru . Vremenski interval u kojem se generiše linearni napon traje znatno kraće od vremenske konstante τ . (b) posle Tevenenove i Milerove transformacije Vremenska zavisnost ulaznog napona tokom intervala kada treba da se generiše linearni izlazni napon data je izrazom: vu (t ) = VT (1 − e τ ) gde je τ vremenska konstanta ulaznog kola: τ = C1 ( RT + Ri1 ) ≡ ACRT − t (16) (17) Izlazni napon dat je izrazom: vi (t ) ≅ − Avu (t ) = − AVT (1 − e τ ) (18) Tačka sa koje se uzima izlazni napon nije ista na šemama sa slike 6.4 ANALIZA TAČNOSTI MILEROVOG INTEGRATORA Pretpostavimo da je u praktičnoj realizaciji Milerovog integratora sa slike 6.

Takođe je uočljiva još jedna izmena u odnosu na osnovnu šemu 6. koja se odnosi na bateriju VBB zamenjenu kondenzatorom velike kapacitivnosti C S . Sprežni kondenzator C S je napunjen praktično na napon napajanja ili tačno na napon VCS ( 0 − )= VCC .9.8. Dakle pojačanje naponskog pojačavača treba da bude jednako jedinici. odn.b. Principska šema Butstrep integratora data je na slici 6. S obzirom na novi položaj tačke uzemljenja pogodno je kao ulazni napon pojačavača uzeti napon na kondenzatoru a kao izlazni napon kontrolisanog generatora. Slika. (b) osnovno kolo 6. na kojoj se vidi da tranzistor T1 služi kao prekidač za pražnjenje kondenzatora dok je drugi tranzistor T2 vezan kao emitor folover.5 BUTSTREP INTEGRATOR Butstrep integrator koristi istu principsku šemu iz koje se izvodi i kolo Milerovog integratora. čije je osnovno kolo prikazano na slici 6. (b) vremenski dijagram napona U stabilnom stanju napon na ulazu prekidačkog tranzistora je visok pa tranzistor T1 provodi u zasićenju. Kako je emitor tranzistora T2 preko otpornika RE vezan na negativan napon napajanja VEE . jer se kod butsterp integratora uzemljuje tačka P. Takav generator linearnog napona sa jediničnim pojačavačem naziva se butstrep integrator. Slika 6. Neposredna posledica date izmene u osnovnom kolu je dodata i dioda D koja služi za dopunjavanje kondenzatora C S opterećenjem koje je u toku generisanja linearnog napona prešlo iz kondenzatora C S u kondenzator S.9: Butstrep integrator sa tranzistorima: (a) šema kola. spojna tačka kondenzatora i kontrolisanog naponskog generatora. odakle zaključujemo da je napon na kondenzatoru S mali i iznosi VCES .VBE . tranzistor T2 radi u aktivnom režimu. jer je u električnim šemama nepogodno koristiti neuzemljeni izvor za napajanje.8.a.6.8: Butstrep integrator: (a) principska šema.6 BUTSTREP INTEGRATORI SA TRANZISTORIMA Najjednostavnija realizacija butstrep integratora je sa dva diskretna tranzistora i prikazana je na slici 6.8.VD VCES + VBE 99 .6. Osnovna razlika je u izboru tačke uzemljenja. Napon na izlazu u stabilnom stanju je malo negativan i iznosi: Vi ( 0 − )= VCES .b.a.

Slika 6. tranzistor T1 za vreme pražnjenja radi u aktivnom režimu sa velikom kolektorskom strujom zbog čega je napon na bazi tranzistora T1 veći nego kada tranzistor radi u zasićenju. Kada napon na izlazu opadne približno za vrednost koju ima u stabilnom stanju tranzistor T2 provede i radi u aktivnom režimu Ako niski napon na ulazu zadržimo suviše dugo kod prekidačkog tranzistora. Ovaj režim se izbegava za korišćenje. (b) vremenski dijagram napona Razlika između tranzistorske realizacije i realizacije sa operacionom pojačavačem su minimalne. a struja kroz otpornik R dolazi iz sprežnog kondenzatora C S . Po ulasku u zasićenje prestaje porast izlaznog napona. Jednačina izlaznog napona glasi: V − VD − VCES V v(t ) = VCES + CC t ≅ CC t (21) RC RC 100 . -Ulazna otpornost tranzistora T2 nije beskonačno velika (deo struje iz otpornika R ne puni kondenzator C već odlazi ka bazi tranzistora T2). 6. Sa obzorom da je kondenzator S napunjen. tranzistor T2 se zakoči. Dioda se zbog toga zakoči na samom početku generisanja linearnog napona. izlazni napon bi mogao da postane veoma velik pa tranzistor T2 ulazi u zasićenje. pa se napon na kondenzatoru i napon na izlazu menjaju po linearnom zakonu V − V D − VCES V vi (t ) = VCES − VBE + CC t ≅ CC t (20) RC RC Generisanje linearnog napona se završava kada se dovede visoki napon na prekidački tranzistor T1 koji počinje da provodi. a kondenzator C S počinje da se dopunjuje kroz diodu D i otpornik RE . struja kroz diodu i otpornik R počinje da puni kondenzator S.10: Butstrep integrator sa operacionim pojačavačem (a) šema kola. Porast napona na kondenzatoru prenosi se na izlaz ako preko sprežnog kondenzatora C S i na spoljnu tačku diode i otpornika R. Odstupanje izlaznog napona od linearnog oblika zavisi od više uzroka: -Pojačanje emiter folovera je uvek manje od jedinice. tako da će trajanje ulaznog impulsa . dioda D provede.7 BUTSTREP INTEGRATOR SA OPERACIONIM POJAČAVAČEM Bolja linearnost izlaznog napona dobija se ako se kao jedinični pojačavač upotrebi operacioni. -Struja kroz otpornik nije konstantna. Šema takvog kola data je na slici 6. prema (20). koji zbog toga mora imati malu otpornost.10. Početna struja kroz otpornik R i kondenzator C koja dalje ostaje konstantna. iznosi iR(0+)=(VCC-VD-VCES)/R . Po pražnjenju kondenzatora S. ograničava na Tmax = TL = RC . Stoga je neophodno da kondenzator C S ima veliki kapacitet kako bi promena napona na njemu bila što manja.Generisanje linearnog napona započinjemo dovođenjem niskog napona na ulaz koji koči tranzistor T1.

8 ANALIZA TAČNOSTI BUTSTREP INTEGRATORA Neidealnost operacionog pojačavača utiče na pojavu odstupanja izlaznog napona od linearnosti. Primer je dat na slici 6. (b) Posle Milerove transformacije Elementi u ekvivalentnoj šemi imaju sledeće vrednosti: A −1 (22) C1 = C S (1 − A) . ekvivalentna šema se može transformisati u prostiji oblik (slika 6.12: Ekvivalentne šeme Butstrep integratora: (a) osnovna šema. C 2 = C S A R A (23) Ri 2 = Ri Ri1 = i . Slika 6. dok kod butstrep integratora pojačanje A → 1.a). Analitički izraz za grešku linearnosti može se izvesti analizom ekvivalentne šeme butstrep integratora sa neidealnim pojačavačem (slika 6. 1− A A −1 Razlike u preslikavanju elemenata u odnosu na ekvivalentnu šemu Milerovog integratora su: -razlika u znaku potiče od razlike u polaritetu kontrolisanih naponskih generatora -razlika u vrednosti pojačanja: kod Milerovog integratora pojačanje A → ∞.11: Astabilni Butstrep integrator: (a) šema kola. Na ova odstupanja dodatno utiče i zamena baterije VBB i kondenzatora C S . Zbog toga je uticaj elemenata C 2 i Ri 2 zanemarljiv.12.12. Ukoliko želimo astabilni butstrep generator linearnog napona moramo dodati i komparator sa histerezisom koji obezbeđuje uključivanje i isključivanje prekidačkog tranzistora. Slika 6. Kako je: (24) vi (t ) ≅ Avu (t ) = ARu iu (t ) 101 .11. Primenom Milerove teoreme. (b) Vremenski dijagram napona 6.b).Prikazane realizacije butstrep integratora sa tranzistorima i sa operacionim pojačavačem su okidnog (monostabilnog) tipa.

da ulazna otpornost pojačavača bude mnogo veća od otpornosti R i da je sprežna kapacitivnost C S mnogo veća od kapacitivnosti S. = i C ( 0) R dt CRu tako da se dobija: VCC P = −Q = 2CRRu y 2 2 1 2 (34) (35) (36) Zamenom vrednosti P i Q iz (36) u (33) iz (24) se dobija : AVCC −( x − y ) t vi (t ) = e − e −( x + y )t 2 RCy Razvojem eksponencijalnih članova u red i zadržavajući samo prva tri člana dobija se: ⎡ V R C ⎞⎤ t ⎛ ⎟⎥ ⎜1 − A + + vi (t ) = A CC t ⎢1 − Ru C S ⎟⎦ RC ⎣ 2 RC ⎜ ⎠ ⎝ [ ] (37) (38) Drugi član u zagradi predstavlja odstupanje izlaznog napona od linearnog oblika. Y = ⎢⎜ ⎟ − N ⎥ ⎝ 2 ⎠ ⎥ ⎢⎝ 2 ⎠ ⎦ ⎣ Integracione konstante P i Q određuju se na osnovu početnih uslova za struje: V diu (0) 1 i S (0) = iC (0) = CC . mogu se postaviti sledeće jednačine u vremenskom domenu: (25) i S (t ) = iC (t ) + iu (t ) 1 iC (t )dt = Ru iu (t ) (26) C∫ 1 1 (27) ∫ iC (t )dt = C1 ∫ iS (t )dt + Ri1iS (t ) C Da bi se ovaj sistem integralnih jednačina sveo na sistem diferencijalnih jednačina potrebno je diferencirati jednačine (26) i (27).12. Neophodno je da vremenski interval u kojem se generiše linearni napon bude kratak. 102 .b. Za ulazni deo kola sa slike 6. Nakon toga se dobija di (t ) 1 (28) iC (t )dt = Ru u C dt di (t ) 1 1 iC (t ) = i S (t ) + Ri1 S (29) C C1 dt Sistem diferencijalnih jednačina (25). Za malu grešku neophodno je da pojačanje bude blizu jedinici. iu (0) = 0 .za ispitivanje linearnosti izlaznog napona dovoljno je odrediti vremensku zavisnost struje iu (t ).(28) i (29) može se eliminacijom promenljivih iC (t ) i i S (t ) svesti na diferencijalnu jednačinu drugog reda sa konstantnim koeficijentima: d 2 iu (t ) di (t ) + M u + Niu (t ) = 0 2 dt dt gde je: 1 1 1 1 + ( + ) CRu Ri1 C C1 1 N= CRu Ri1C1 Rešenje ove diferencijalne jednačine je oblika: iu (t ) = Pe − ( x − y ) t + Qe − ( x + y )t M = (31) (32) (30) (33) gde je: ⎤ ⎡⎛ M ⎞ ⎛M ⎞ X = ⎜ ⎟ .

Sa takvim strujnim izvorima mogu se realizovati kola za generisanje linearnog napona. Kada je strujni izvor I 2 isključen. Kada Šmitovo kolo promeni stanje.TL max = RC 6. pojavili su se vrlo kvalitetni izvori konstantne struje sa većim brojem tranzistora. Korišćenjem kontrolisanih strujnih generatora moguće je na jednostavan način menjati trajanje linearnog napona na izlazu. Oblici napona na kondenzatoru i na izlazu Šmitovog kola dati su na slici 6.9 GENERISANJE LINEARNOG NAPONA POMOĆU STRUJNOG IZVORA (39) Sa razvojem tehnike integrisanih kola. Slika 6. kondenzator S se puni konstantnom strujom I 1 do maksimalnog napona VT 2 koji predstavlja gornji prag okidanja Šmitovog kola. odnosno učestanost oscilacija kod astabilnih kola. Slika 6. uključuje se strujni izvor I 2 koji prazni kondenzator S konstantnom strujom I 2 . čiji je kvalitet isti ili bolji od odgovarajućih kola Milerovog ili butstrep integratora sa operacionim pojačavačem.13 strujni izvor koji daje struju I 1 je stalno uključen. dok strujni izvor koji daje struju I 2 > I 1 može biti uključen ili isključen.14. Tada Šmitovo kolo ponovo promeni stanje čime se strujni izvor I 2 isključuje i kondenzator ponovo počinje da se puni.14: Vremenski oblik napona u kolu sa slike 6.13 103 .13: Principska šema oscilatora trougaonog napona U kolu sa slike 6.13. Osnovno kolo generatora trougaonog napona realizovanog punjenjem i pražnjenjem kondenzatora pomoću izvora konstantne struje prikazano je na slici 6.I 1 do minimalnog napona VT 1 koji predstavlja donji prag okidanja Šmitovog kola.

Pojedini tipovi mreža su dobili naziv prema funkciji koju obavljaju. Sinteza počinje formalnim opisom željenih funkcija mreže.Vreme punjenja kondenzator je: (V − VT 1 )C T1 = T 2 I1 dok je vreme pražnjenja: (V − VT 1 )C T2 = T 2 I 2 − I1 Učestanost oscilovanja je: ⎛ I1 I ⎞ ⎜1 − 1 ⎟ f = ⎜ I ⎟ (VT 2 − VT 1 )C ⎝ 2 ⎠ (40) (41) (42) 7. kombinacione i sekvencijalne. •Modifikacija algebarskog opisa mreže kako bi se ista funkcija realizovala korišćenjem različitih familija logičkih kola. Za svaku od kombinacija potrebno je definisati izlaze svih logičkih kola u mreži. Za formalan opis logičkih mreža postoji više načina. Izlazni signal kombinacionih logičkih mreža zavisi samo od tekućih vrednosti ulaznih signala (Elektromagnet brave je aktiviran samo za vreme dok je taster u bilo kom stanu pritisnut). uključujući i izlaz same mreže. Za kolo sa slike kombinaciona tabela je: 104 . na primer: dekoder. Izlazi sekvencijalne logičke mreže zavise i od prethodne sekvence ulaznih signala. KOMBINACIONE MREŽE Digitalne logičke mreže se mogu klasifikovati u dve grupe. kako ne bi uticao na ulaz istog tog kola. Projekat mreže je dalja nadgradnja sinteze mreže. a zatim se pogodnim metodama formira logička šema. koder. multiplekser. obuhvata predstavljanje mreže kombinacionim tabelama ili logičkim jednačinama. ali izlazni signal sa bilo kog kola se ne sme dovoditi na ulaz mreže. Analiza kombinacionih mreža. faktor grananja i slično. 7. na osnovu logičkih šema. vreme usponske i opadajuće ivice signala. gde se moraju uzeti u obzir realne karakteristike logičkih kola. Na osnovu ovog opisa moguće su sledeće operacije: •Analiza ponašanja mreže za različite kombinacije ulaznih signala. kao što su vreme propagacije kroz kolo. Kombinacione mreže mogu da sadrže proizvoljan broj logičkih kola. margine šuma. •Korišćenje algebarskog opisa mreže u analizi složenog digitalnog sistema gde je posmatrana mreža samo deo sistema. Trivijalan način je formiranje kombinacione tabele.1 ANALIZA KOMBINACIONIH MREŽA Osnovni cilj analize kombinacionih mreža je dobijanje formalnog opisa logičke funkcije mreže.(Brava će se otvoriti samo ako je otkucana ispravna šifra). generator parnosti. Kombinaciona tabela za mrežu od n ulaza sadržaće 2n ulaznih kombinacija.

pa zatim. broj logičkih kola može biti veoma veliki tako da navedena metoda formiranja kombinacionih tabela postaje spora. 7.2 SINTEZA KOMBINACIONIH MREŽA Prilikom projektovanja digitalnih uređaja potrebno je sintetizovati kombinacionu mrežu koja će da obavlja neku zadatu prekidačku funkciju. kako bi se smanjilo kašnjenje kroz mrežu. Često je problem koji treba rešiti zadat opisno. Kada je izvedena logička funkcija zadate mreže. broj ulaznih kombinacija eksponencijalno raste. i A0. formiran zbir proizvoda koji koduju neparne vrednosti. Analiza mreže prikazane na slici može se obaviti na taj način što se. izvršila minimizacija mreže. na izlazu svakog logičkog kola napišu algebarski logički izrazi. 105 . Izlazi prethodnih logičkih kola postaju ulazne promenljive za naredno. moguće je modifikovati funkciju kako bi sintetizovana mreža bila minimizovana. Za datu mrežu važi: F = X ⋅Y + X ⋅Y U mrežama sa većim brojem ulaza. na osnovu opisa funkcije mreže može se direktno napisati logička funkcija koju mreža treba da obavlja: F = A2 ⋅ A1 ⋅ A0 + A2 ⋅ A1 ⋅ A0 + A2 ⋅ A1 ⋅ A0 + A2 ⋅ A1 ⋅ A0 Mreža koja obavlja dobijenu funkciju prikazana je na slici: Ista funkcija bi se dobila i da je ispisana kombinaciona tabela za sve kombinacije ulaznih promenljivih. A1. ili da bi se mreža realizovala željenom familijom logičkih kola. Izlazna funkcija složenije mreže. prikazane na slici se opisanom metodom dobija u obliku: F = (X ⋅Y + X ⋅Y ) ⋅ Z + X ⋅ Z i može se transformisati u druge oblike. ili da bi se koristila druga familija logičkih kola.Sa I1 do I5 označeni su izlazi odgovarajućih logičkih kola. počevši od ulaznih promenljivih. na osnovu tabele. Ako su ulazne promenljive A2. Naprimer: "Potrebno je da se sintetizuje troulazna kombinaciona mreža koja će da generiše logičku jedinicu kada kombinacija ulaznih promenljivih koduje neparan broj".

respektivno. i primenjujući De-Morganovu teoremu. odnosno iz De-Morganove teoreme. s tim da kružić na ulazu označava da su na ulazu kola aktivni komplementi ulaznih promenljivih. Iz pravila prekidačke algebre. mreže sa prethodnih slika mogu se crtati na način prikazan na slici a. sledi: ako je Z = A ⋅ B onda je Z = A ⋅ B = A + B . tada se skup standardnih simbola logičkih kola proširuje tako 106 . Primenom De-Morganove teoreme može da se napiše: F = (X ⋅Y ⋅ Z) ⋅ (X ⋅Y ⋅ Z) ⋅ (X ⋅ Z) Iz jednačine se vidi da se analizirana mreža može realizovati korišćenjem samo NI kola i invertora. 7. kako je to pokazano na slici: Ista funkcija može da se realizuje korišćenjem samo NILI logičkih kola i invertora. a. Usvojeno je da se kružićem na izlazu simbola kola obeležava funkcija invertovanja. Polazeći od prethodne jednačine. Ako se to pravilo proširi i na ulazne priključke logičkih kola. dobija se: F = (X + Y + Z) + (X + Y + Z) + (X + Z) Odnosno F = (X + Y + Z) + (X + Y + Z) + (X + Z) a mreža koja obavlja funkciju datu ovim izrazom prikazana je na slici. ako je Z = A + B onda je Z = A + B = A ⋅ B .. čija je funkcija data jednačinom. može se realizovati korišćenjem samo NI. b. koje obavlja funkciju logičkog množenja za ulazne promenljive. Takođe. odnosno. kolo koje obavlja funkciju logičkog sabiranja. odnosno b.3 STANDARDI I PREPORUKE ZA IZRADU DOKUMENTACIJE Da bi preglednost nacrtanih logičkih mreža bila veća. Iz navedenih relacija se vidi da logičko kolo. obavlja funkciju logičkog množenja za komplemente ulaznih promenljivih.Kombinaciona mreža prikazana na slici. obavlja funkciju logičkog sabiranja za komplemente tih istih ulaznih promenljivih. ili samo NILI logičkih kola.

odnosno Active Low Level (aktivan nizak nivo). ako je selektovan disk (SEL.L=0). Primer predstavlja mrežu za zadavanje zapisa na disku računara. vodeći računa o aktivnom nivou ulaznih signala.H=l) i ako je zadat start zapisa (START. Minimizacija se može obavljati algebarski. Oznaka na kom je logičkom nivou signal aktivan nije standardizovana. ali je uobičajeno da se logičke promenljive označavaju velikim latiničnim slovima. dok bi ime signala bez kose crte označavalo signal sa aktivnom jedinicom. 7. zadavanjem starta će se generisati signal GREŠKA. kao i u sistemima gde postoji i tekstualni opis mreže.4 MINIMIZACIJA KOMBINACIONIH MREŽA Minimizacija logičkih funkcija se obavlja u cilju smanjenja broja logičkih kola u mrežama kojima se date logičke funkcije realizuju. grafički i računarskim. STOP. ISK (isključeno) i slično. ako je uključeno napajanje od 12V (N12V.H START(H) START+ Za aktivnu nulu: /START START* START.L START(L) STARTOznake sufiksa H i L potiču od engleskog opisa signala: Active High Level (aktivan visok nivo). čiji nizak nivo označava da je napajanje disk jedinice uključeno. U protivnom.da svako od kola može u šemi kombinacione mreže da se predstavi logičkom funkcijom koju obavlja. a često i sufiks V(visok) umesto H. Na primer /START označava da je START signal aktivan kao logička nula. neophodno je nazivu signala pridružiti oznaku koja definiše da li je signal aktivan kao logička "0" ili "l". Na slici je pokazan primer kombinacione logičke mreže sa pravilno označenim ulaznim i izlaznim signalima.H=l).L=O. Signal zapisa biće aktivan (ZAPIS. Pogodno je da nazivi signala imaju mnemoničko značenje. Od grafičkih metoda najčešće se koristi minimizacija pomoću Karnoovih mapa. UK (uključeno). U literaturi se najčešće susreću sledeće oznake: Za aktivnu jedinicu: START START. ili skupom slova i brojeva. U literaturi na našem jeziku susreću se sve navedene oznake.L=0).L. na primer: START. odnosno. U složenijim mrežama. programskim metodama za minimizaciju. tablično.H=1). Prošireni skup simbola logičkih kola prikazan je na slici: Oznake ulaznih i izlaznih signala nisu standardizovane. 107 . Mreža generiše i signal NDU. ako je uključeno napajanje od 5V (N5V. odnosno N(nizak) umesto L.

sada predstavljaju članove minimalne funkcije. odnosno. što je pokazano zvezdicom • Ucrtati samo one konture koje obuhvataju označene jedinice. odnosno malim vremenom propagacije signala. Time će u najvećem broju slučajeva biti zadovoljen kriterijum margine šuma i cene.6 FAKTOR GRANANJA Izlazni faktor grananja je dat u katalogu od strane proizvođača. • Nije neophodno da sva X polja budu obuhvaćena konturama. koja se odlikuju velikom brzinom rada. a imaju veću potrošnju električne energije.Ispravan način na koji treba formirati konture u Karnoovim mapama da bi se dobila minimalna funkcija je sledeći: • Formirati sve konture za datu funkciju. Ucrtane konture. Zabranjena stanja i stanja bez značaja imaju isti tretman prilikom minimizacije kombinacionih mreža. Konturama moraju biti obuhvaćene sve jedinice. Ponekad je potrebno sintetizovati kombinacionu mrežu u kojoj se određene kombinacije ulaznih logičkih promenljivih nikad ne mogu pojaviti. • Konturama ne sme biti obuhvaćena ni jedna nula. imaju niske margine šuma. • Ako je nakon upisivanja kontura koje obuhvataju označene jedinice preostalo logičkih jedinica koje nisu obuhvaćene ni jednom konturom. 7. Ove kombinacije ulaznih promenljivih nazivaju se zabranjena stanja. samo ove konture predstavljaju članove minimalne funkcije. Uglavnom važi pravilo: Bira se najsporija familija koja zadovoljava zahtevanu brzinu rada. neophodno je izvršiti modifikaciju mreže. odnosno za svako pojedinačno kolo. ECL kola. zajedno sa konturama koje obuhvataju označene jedinice. za 108 . zatim otpornošću na smetnje. nije od značaja logička vrednost izlaza mreže. odnosno stanja bez značaja. U slučajevima gde je primami zahtev mala potrošnja električne energije (baterijski napajani uređaji) kola CMOS familije su bez premca. tako da su potrebne specijalne mere oklapanja i zaštite kada se koriste u sredinama gde su moguće električne ili elektromagnetne smetnje. docrtati samo konture koje obuhvataju preostale jedinice. Nakon sinteze neophodno je izvršiti proveru da li mreža zadovoljava uslove faktora grananja definisanog za datu familiju. 7. Izražava se kao broj koji označava koliko se ulaza kola iste familije može priključiti na posmatrani izlaz.5 PROJEKTOVANJE REALNIH KOMBINACIONIH MREŽA Za praktičnu realizaciju kombinacionih mreža neophodno je koristiti realne karakteristike logičkih kola kako bi realizovana mreža pouzdano generisala zadatu funkciju. Ukoliko su sve logičke jedinice obuhvaćene konturama. Kada se minimizira funkcija koja sadrži zabranjena stanja ili stanja bez značaja (označena sa X) treba se pridržavati sledećih pravila: • Dozvoljeno je obuhvatanje X polja konturama koje sadrže jedinice (u cilju formiranja što veće konture). potrošnjom električne energije i cenom. što je ovde slučaj. Kada je definisana familija logičkih kola. kako je to pokazano na slici • Na Karnoovoj mapi označiti one logičke jedinice koje su obuhvaćene samo jednom konturom. Brža kola su skuplja. Karakteristike koje imaju najveći uticaj na ispravan i pouzdan rad logičke mreže su: • Familija logičkih kola • Ulazno opterećenje • Izlazni faktor grananja • Vreme propagacije uzlazne i silazne ivice signala • Margine šuma logičke nule i jedinice. U slučaju da ne zadovoljava. pristupa se sintezi mreže. Ulazno opterećenje je. • Nije potrebno da se obrazuju konture koje sadrže samo X polja. da za određene kombinacije ulaznih promenljivih. Izbor familije logičkih kola uslovljen je u prvom redu zahtevanom brzinom rada mreže.

iz kataloga kola čiji se izlaz koristi. što nije redak slučaj. Ovo se može postići dodavanjem dva invertora. ukupno kašnjenje kroz deo mreže povećalo. sa slike se. kako je to prikazano na slici: Izlazna funkcija je ostala nepromenjena. ali se. tako da prilikom provere opterećenosti kola o ovome treba voditi računa. se za rasterećenje kola 1 koriste tri. U ovom slučaju treba voditi računa da se ne ugrozi vremenski odziv mreže. može da izazove nepravilnosti u radu uređaja u kome se mreža koristi. dok je za ostale kombinacije ulaznih promenljivih kašnjenje veće i jednako je zbiru kašnjenja 5 logičkih kola. a da izlazna funkcija kola ostane nepromenjena.L. Ukoliko makar jedan od navedenih uslova nije zadovoljen.standardna kola posmatrane familije. Ako je naponski nivo logičke nule i logičke jedinice isti za kola iz različitih familija koja se sprežu. potrebno je modifikovati mrežu dodavanjem invertora ili rasteretnih stepena (bafera). ustanoviti maksimalnu izlaznu struju za visoki izlazni nivo (IOH) i maksimalnu izlaznu struju za nizak izlazni nivo (IOL). međutim. zbog konačnog vremena propagacije kroz invertore 1a i lb. faktor grananja za sva kola u mreži je zadovoljen. Za kombinacije ulaznih promenljivih ABC i ABC ukupno kašnjenje kroz mrežu. Različito kašnjenje izlaznog signala za različite kombinacije vrednosti ulaznih promenljivih u istoj mreži. neophodno je modifikovati mrežu tako da ni jedno kolo ne bude preopterećeno. IIH i IIL respektivno. ova modifikacija može da unese nepravilnosti u vremenski odziv mreže. nakon pojave signala TAKT. potrebno je. brojanjem priključenih kola na izlaz kola 1. Primer mreže koja ne zadovoljava kriterijume faktora grananja prikazan je na slici: Ako primenjena logička kola imaju izlazni faktor grananja 4. Ispravno projektovana mreža mora da zadovolji uslove: I OH ≥ ∑ I IH i i =1 n I OL ≥ ∑ I ILi i =1 n gde je n ukupan broj kola priključen na posmatrani izlaz. Zbog konačnog vremena propagacije kroz logička kola. Za sva kola priključena na posmatrani izlaz potrebno je ustanoviti maksimalne ulazne struje za visoki i niski nivo. je jednako kašnjenju kroz 3 logička kola. Iz tih razloga. najčešće 1. a ulazno opterećenje 1. Ponekad se ulazno opterećenje logičkog kola naziva ulazni faktor grananja. Ukupan zbir jediničnih ulaznih opterećenja priključenih na izlaz bilo kog logičkog kola mora da bude manji ili jednak izlaznom faktoru grananja tog kola. Ukoliko to nije slučaj. umesto dva invertora i korigovana mreža je prikazana na slici: 109 . U slučaju da se u istoj mreži koriste logička kola raznih familija. fan in. zaključuje da je kolo 1 preopterećeno. pravilno projektovanje mreže u pogledu opterećenosti logičkih kola je složenije. za kompleksnija integrisana kola ulazno opterećenje može biti i različito od 1. Neophodno je modifikovati mrežu tako da ni jedno kolo ne bude opterećeno sa više od 4 ulaza.

Za svaku familiju logičkih kola u katalogu je naznačeno tipično vreme propagacije . Vremenski dijagram ilustruje ponašanje logičkih signala u funkciji vremena i ujedno definiše zahteve za maksimalno. Na prikazanom dijagramu su zanemarena kašnjenja kroz logička kola.U vremenskom intervalu A – B signal L je u stanju logičke "0". Na slici je prikazan uobičajeni način crtanja vremenskog dijagrama nekog logičkog signala L.slika A U mreži sa slike signal TAKT.L.U bilo kom trenutku intervala C – D L može da promeni stanje iz "1" u "0". .L propagira do izlaza mreže kroz jednak broj logičkih kola nezavisno od kombinacije vrednosti ulaznih promenljivih. odnosno minimalno kašnjenje ulaznih i izlaznih signala.td. Ovakav način prikazivanja signala.7 VREMENSKI ODZIV KOMBINACIONIH MREŽA Da bi realizovana kombinaciona mreža ispravno funkcionisala. . . definiše sledeće: . koji se susreće u katalozima digitalnih komponenti. .U vremenskom intervalu B – C signal L je u stanju logičke "1". .U intervalu E – F L može (ne mora) da promeni logičko stanje. na slici a. Na slici b. Pridržavajući se navedenih pravila.U intervalu F – G L može biti "0" ili "1" (ne sme da se menja). Vremena tmax i tmin se određuju iz uslova da za vreme aktivnog stanja sinhronizacionog signala TAKT. . prikazan je vremenski dijagram mreže sa slike A. minimalno tdmin i maksimalno vreme propagacije . neophodno je uzeti u obzir i vremenski trenutak kada se promena logičkih nivoa događa. a takođe da bi projektovana mreža mogla da se koristi kao sastavni deo nekog složenijeg digitalnog uređaja. slika b. 7. odnosno za silaznu ivicu signala tHL). prikazan je vremenski dijagram za istu mrežu na kome su uzeta u obzir vremena propagacije i tolerancije vremena propagacije za familiju upotrebljenih logičkih kola.Najkasnije u trenutku H L mora da zauzme stanje "1". slika a. . na kolima na kojima se obavlja 110 .U intervalu G – H L može da menja stanje.U intervalu D – E L je u stanju "0".tdmin (uobičajeno je da se ova vremena navode odvojeno za usponsku ivicu signala tLH .

Da bi mreža ispravno funkcionisala. Najnepovoljniji slučaj za vreme tmin je da invertori kroz koje propagira signal TAKT. očigledno je da maksimalno vreme kašnjenja ulaznih promenljivih u odnosu na silaznu ivicu takta može da iznosi 2 td.L na putu do logičkih kola 5 do 9 prolazi kroz tri invertora (1-la-lb.formiranje logičkih proizvoda (logička kola 5 do 9) ne sme da dođe do promene logičkih promenljivih. referiše u odnosu na taktni signal. dok ulazne promenijive A. 111 . neophodno je da se definiše u kom vremenskom intervalu izlazna promenljiva mreže pouzdano predstavlja zadatu funkciju koju mreža treba da obavlja. la. 7. Na vremenskom dijagramu na slici b. Za složene mreže. da ne odgovara funkciji koja je dobijena analizom ili sintezom mreže gde kašnjenje kroz kola nije uzimano u obzir. Na osnovu ovog razmatranja prethodna jednačina postaje: tmax=3 tdmin. Vremensko kašnjenje izlaznog signala se. B i C prolaze kroz po jedan invertor. tako da vreme propagacije do ulaza u kola za formiranje proizvoda iznosi td. 1b i 1c imaju minimalno vreme propagacije. Na slici je dat primer mreže gde je. Signal TAKT. Istim rezonovanjem određuje se i minimalno vreme koje treba da protekne od trenutka kada takt postane neaktivan do trenutka kada ulazne promenljive mogu da promene vrednost. a invertori koji komplementiraju ulazne promenljive minimalno. u kratkim vremenskim intervalima. Ovo je logično s obzirom na toleranciju vremena propagacije kroz logička kola. Za vreme tmax najnepovoljniji slučaj je da invertori 1.L imaju maksimalno vreme propagacije.tdmin Relacije definišu uslove za vremenski položaj ulaznih promenljivih u odnosu na taktni signal. Ako se izlazni signal mreže sa slike A koristi kao ulazni signal za neku drugu mrežu.8 MOGUĆE GREŠKE IZAZVANE KAŠNJENJEM LOGIČKIH KOLA Usled konačnog vremena propagacije kroz logička kola izlazni signal iz kombinacione mreže može. koji u stvari predstavlja smetnju je nazvan glitch (glič). najčešće se uvodi sinhronizacioni signal koji zabranjuje pojavu izlaznog signala dok se sva prelazna stanja u mreži ne završe. Na izlazu mreže može da se pojavi kratkotrajni impuls u vreme kada sa očekuje da je logički nivo stabilan. a invertori 2. ovaj interval je označen sa tFizl. Za pouzdano fankcionisanje mreže potrebno je posmatrati najnepovoljniji slučaj u pogledu tolerancija vremena propagacije. Sa vremenskog dijagrama se vidi da izlazni signal mreže nema definisanu vrednost u vremenskim intervalima tkmin do tFH i tFL do tkmax. 1-la-lc). da će sigurno dobiti vrednost "1" nakon vremena tFH i da će sigurno zadržati vrednost "1" do isteka vremena tFizl. u ovom slučaju na signal TAKT.L Minimalno vreme kašnjenja izlaznog signala F u odnosu na aktivnu ivicu taktnog signala (tkmin) zavisi od broja logičkih kola u lancu kroz koji taktni signal propagira. Kada se digitalna mreža koristi u sklopu složenog digitalnog sistema. gde je teško izvršiti analizu u pogledu mogućnosti pojave gliča. 3 ili 4 respektivno. 3 i 4 maksimalno. Na dijagramu je prikazano da izlazni signal može da dobije vrednost "1" najranije nakon vremena tkmin. od vremena propagacije kroz logička kola i od tolerancije vremena propagacije.tdmax tmin=3 tdmax. ako se poštuje vremenski dijagram mogućnost pojave gliča eliminisana. Ovakav kratkotrajni impuls. po pravilu. neophodno je voditi računa o intervalu vremena u kome je izlazni signal posmatrane mreže važeći. odnosno: tmax=tmin=2td Uslov dat ovom jednačinom bio bi ispravan u slučaju da sva logička kola imaju identično vreme propagacije td. odnosno. 2. tako da je vreme propagacije 3td .

na izlazu mreže ne sme da postoji mogućnost pojave gliča. Iz mape sa slike se direktno zaključuje da. Sa slike a. glič na izlazu može da se pojavi kao lažna nula. samo jedna promenljiva menja vrednost. Fs je važeći samo za vreme sinhronizacionog signala. u određenom vremenskom trenutku. mrežu treba modifikovati. ako na ulazu mreže. može da se dogodi da jedan od proizvoda postane nula pre nego što. Ovo je prikazano na slici b. Ako mogućnost pojave gliča nije analizirana. Sinhronizacija zahteva veći broj logičkih kola. zbog kašnjenja kroz kola. bez obzira na vrednost ulazne promenijive B. se vidi da su konture koje predstavljaju logičke proizvode razdvojene i da ne postoji kontura koja bi zahvatala oba proizvoda. izlazna funkcija F treba da ima vrednost 1. pošto su logički proizvodi nezavisni. što bi i bio slučaj da je vreme propagacije kroz logička kola zanemarljivo.H se generiše najranije nakon vremena ts od trenutka kada su sve ulazne promenijive zauzele stabilnu vrednost. Ukoliko se pokaže da postoji mogućnost pojave gliča. mogućnost pojavljivanja lažne nule se može ustanoviti pomoću Karnoovih mapa. Da bi se izbegla sinhronizacija. u kojoj nema mogućnosti generisanja lažne nule. Kombinaciona mreža treba da bude projektovana tako da.2005-2006 For Evaluation Only. Međutim postoji interval vremena u kome su oba logička proizvoda (AB i BC ) logička nula. odnosno lažna nula. na slici: 112 . Kao primer pojave lažne nule može da posluži mreža prikazana na slici. makar za najnepovoljnije tolerancije kašnjenja kroz logička kola.. drugi postane jedinica. a može nedopustivo da uspori rad mreže. Modifikacija mreže u cilju sprečavanja generisanja lažne nule obavija se dodavanjem konture koja će da sadrži zajednička polja sa već postojećim konturama u Karnoovoj mapi. Sinhronizacioni signal SINH. neophodno je izvršiti analizu mreže na mogućnost pojave gliča. Izlaz mreže. Za kombinacione mreže koje su sintetizovane kao zbir logičkih proizvoda. te u mreži postoji mogućnost pojave lažne nule. Izlazna funkcija mreže je data izrazom: F = AB + BC Ako je A=C=1.Edited by Foxit Reader Copyright(C) by Foxit Software Company. a modifikovana mreža. Za mrežu sa prethodne slike Karnoova mapa je prikazana na sledećoj slici. tako da će se na izlazu pojaviti glič. lažna jedinica ili kao višestruka promena nivoa.

Na slici b. postoji ako se u mreži koriste logička kola sa različitim vremenom propagacije (kola različitih familija). Da bi ovaj izraz imao vrednost logičke nule bez obzira na stanje promenljive B. koji je u stacionarnom režimu rada jednak signalu B. 5. generiše višestruku promenu izlaznog signala kada B promeni nivo od 0 na 1. zbog nepravilnog načina rasterećenja signala B. nakon promene logičkog nivoa samo jedne ulazne promenljive. tada je F=0 bez obzira na vreme propagacije kroz logička kola. 8. Ako se kašnjenje kroz kola uzme u obzir. Mreža.ILI. nemaju mogućnost generisanja lažne nule. tako da se na izlazu invertora 2 generiše zakašnjeni signal Bz. Ovo se lako može zaključiti posmatranjem funkcije: F = AB + BC .Edited by Foxit Reader Copyright(C) by Foxit Software Company. 4. Mogućnost višestruke promene izlaznog nivoa mreže. izvršeno na nepravilan način. kako je to pokazano na vremenskom dijagramu na slici b. u slučaju kada je A=C=D=0.2005-2006 For Evaluation Only. 6 i 7 predstavlja mrežu u kojoj nije eliminisana mogućnost generisanja lažne jedinice. čime je generisanje lažne nule eliminisano. potrebno je da je A=0 i C=0.NI kola) nemaju mogućnost generisanja lažne jedinice. Na slici je prikazan primer mreže koja. a ukupno vreme propagacije kroz mrežu nije povećano. Sa slike se vidi da deo mreže koji čine kola 1. odnosno NILI . prikazan je 113 . Ako je ovaj uslov ispunjen. Deo mreže koji obrazuju kola 3. Za vreme dok je A=C=1 obezbeđeno je da je F=1 bez obzira na promenljivu B. ili je rasterećenje ulaznih promenljivih (zbog faktora grananja). prikazana na slici: čiji je algebarski izraz: F = ( A + B) ⋅ ( B + C ) za A=C=0. ima izlaz F=0. u slučaju da je kašnjenje kroz korišćena logička kola zanemarljivo. Ulazni signal B je rasterećen invertorima 1 i 2. odnosno NI .NILI kola). gde je zanemareno kašnjenje kroz izlazno I kolo. Kombinacione mreže realizovane kao suma logičkih proizvoda (korišćenjem I .I. Lažna jedinica može da se pojavi na izlazu kombinacionih mreža realizovanih kao proizvod logičkih suma. Mreže. 9 i 10 predstavlja standardno "isključivo ILI" kolo. na izlazu kola će se javiti lažna jedinica. formirane kao proizvod logičkih suma (korišćenjem ILI . bez obzira na vrednost promenljive B.

invertori i neinvertujući pojačavači. Trostatička kola mogu biti logička I. Priključivanje podsistema na magistralu prikazano je na slici. ILI. odnosno invertor. Signali "dozvole". ili FD prosleđuju logičkoj mreži L preko zajedničke linije. Ukoliko trostatički invertori.10 MAGISTRALE DIGITALNIH SIGNALA Trostatički baferi su našli vrlo veliku primenu u savremenim digitalnim sistemima. • Obezbediti da sve ulazne promenljive mreže menjaju vrednost u istom vremenskom trenutku. Na slici je prikazan digitalni sistem u kome se sa logičkih mreža A. U navedenom primeru mogućnost višestruke promene izlaznog signala se može izbeći na dva načina: modifikacijom dela mreže u cilju onemogućivanja lažne jedinice. umesto signala B. Magistrala je jedna ili više linija preko kojih se prenosi informacija u okviru digitalnog sistema. C ili D. • Modifikovati sve delove mreže tako da nemaju mogućnost generisanja lažne nule ili lažne jedinice. Oba ova bafera su aktivna kada je signal dozvole E=1. FC. logička jedinica. naročito u računarskim sistemima. 7. odnosno neinvertujući pojačavači imaju povećan izlazni faktor grananja u odnosu na standardna kola date familije. upis i čitanje u računarskom sistemu ne može da se obavlja u isto vreme. za E=1 predstavlja neinvertujući pojačavač. kao ne bi došlo do "sudara" na zajedničkoj izlaznoj liniji. bilo bi neracionalno da se koriste odvojeni spojni putevi. dva puta menja nivo pre nego što dostigne stacionarnu vrednost logičke jedinice. 7. takva kola se nazivaju trostatički baferi ili trostatički drajveri. ili korišćenjem vremenski identičnog ulaznog signala B na svim ulaznim priključcima mreže. signali FA. odnosno u stanju visoke impedanse kada je signal dozvole E=1.vremenski dijagram mreže. Na slici su prikazani standardni simboli za trostatičke bafere: Signal koji prebacuje kolo u stanje visoke impedanse naziva se signal dozvole ili signal aktiviranja i najčešće se obeležava slovom E (enable). 114 . B. nakon prelaska signala B sa nivoa 0 na 1. Generalna pravila za projektovanje kombinacionih mreža koje nemaju mogućnost višestruke promene izlaznog nivoa su: • Bez posebne analize nije dozvoljeno u kombinacionoj mreži koristiti kola sa različitim vremenom propagacije. dok bafer (b) za E=1 predstavlja invertor. Pošto u principu. Baferi na slici (c) i (d) predstavljaju neinvertujući pojačavač. koristio signal Bz. NILI. FB. Bafer (a). Ovo poslednje bi se postiglo time što bi se na ulazu kola 5. Izlazni signal F. dok su za E=0 u stanji visoke impedanse. ili izlaz može biti u stanju visoke impedanse.9 TROSTATIČKI BAFERI Izlazni signal trostatičkih kola može biti logička nula. dok simbol (b) predstavlja invertujući bafer. Simbol (a) na slici predstavlja neinvertujući trostatički bafer. EA do ED moraju biti generisani u različitim vremenskim intervalima. NI. aktivan za E=0.

Pošto vreme propagacije signala dozvole. Na dijagramu vreme tm predstavlja mrtvo vreme.H=1. Da bi se obezbedilo dovoljno vremena da se deaktivira bafer TB. Trostatički baferi su najčešće projektovani tako da je prelazak u stanje visoke impedanse brži od prelaska iz stanja visoke impedanse u aktivno stanje. Signal SMERA.H treba da postane 0 pre nego što signal EB postane 1. odnosno vreme aktiviranja i deaktiviranja bafera ima određene tolerancije. Kada je na sekciji b aktivan izlazni bafer treba da je SMERA. pre nego što bafer B postane aktivan. Na slici je prikazano kako bi trebalo da izgleda vremenski dijagram za digitalni sistem sa prethodne slike za slučaj kada bi podsistemi slali informacije na magistralu redosledom: A-N-B-A-M. Za vreme dok je aktivan bilo koji iz skupa A do N izlaznih bafera. a aktivira najbrži. menja vrednost prilikom svake promene smera slanja signala između sekcija magistrale. Svaka linija magistrale između sekcija treba da bude spojena tako da propušta logičke signale u oba smera. Sa slike se vidi da zahtevani oblik signala SMERA. neophodno je podeliti magistralu na sekcije. U takvim sistemima uređaji priključeni na različite sekcije takođe treba da razmenjuju informacije u oba smera. a da pri tome ne dolazi do "sudara" na liniji. mrtvo vreme mora da obezbedi da u najgorem slučaju kada se deaktivira najsporiji bafer. može zadati u istom vremenskom trenutku. pre aktiviranja bafera na određenoj sekciji. potrebno je da signal SMERA.7. Jednostavan način za kontrolu aktiviranja trostatičkih bafera TB1 i TB2 je da se dozvoli aktiviranje jednog od bafera samo ako postoji signal 115 .H=0. signal SMERA. Ovo omogućava da se isključivanje jednog i aktiviranje drugog bafera. Trostatički baferi su korišćeni za priključivanje uređaja na magistralu i za međusobno spajanje sekcija magistrale. a da zadržava vrednost ako se ne menja smer. ne postoji vreme kada su oba bafera aktivna. U slučaju da je broj uređaja koje treba priključiti na magistralu takav da se premašuje izlazni faktor grananja.11 BIDIREKCIONI TROSTATIČKI BAFERI Broj podsistema koji mogu biti priključeni na magistralu zavisi od izlaznog faktora grananja primenjenih trostatičkih bafera. Signali dozvole treba da su generisani tako da se nikad ne može dogoditi jednovremeno aktiviranje više od jednog izlaznog bafera na magistrali.H bi trebalo da unapred. priključenog na istu liniju.H nije jednostavno generisati. Na slici je prikazana jedna linija magistrale izdeljena na sekcije trostatičkim baferima.

7. Pošto se ovakvi baferi najčešće koriste za međusobno spajanje sekcija magistrale. po 8 bafera sa zajedničkim signalom dozvole ili po 8 bidirekcionih bafera sa zajedničkim signalom dozvole i signalom smera. nazivaju se bidirekcioni trostatički baferi. Takođe se sa slike vidi da je. Magistrale računarskih sistema najčešće sadrže osam linija. kada je aktivan (na niskom logičkom nivou). magistrala u stanju visoke impedanse. kako bi se ulaznim histerezisom povećao imunitet na smetnje. Signal OUTPUT ENABLE. Mogu biti pakovani po 4 do 6 invertujućih ili neinvertujućih bafera sa odvojenim signalom dozvole. a u smeru B ka A. Zavisno od sekcije na kojoj se pristupa magistrali. odnosno gde se određene kombinacije ulaznih promenljivih ne mogu pojaviti. kao što su baferi TB1. u kojima za n ulaznih promenljivih postoji 2n izlaznih funkcija i nepotpuni.dozvole na bilo kojoj sekciji magistrale. vremenski dijagram će izgledati kao na datoj slici. Zanemarena su kašnjenja kroz logička kola i bafere. Kombinaciona mreža koja ovo obezbeđuje je: Ako se signal za aktiviranje bafera generiše mrežom sa ove slike. aktivira se samo bafer za zahtevani smer. dobili su naziv bidirekcioni baferi magistrale. a izlazni faktor grananja je najčešće između 25 i 50. 116 . Trostatički baferi vezani tako da propuštaju logičke signale u oba smera. što se na vremenskim dijagramima predstavlja horizontalnom linijom na sredini između nivoa logičke nule i jedinice. gde svaka dozvoljena kombinacija ulaznih promenljivih aktivira poseban izlaz. i TB2. ili multiple od po osam linija. aktivira trostatičke bafere u smeru A ka B u slučaju da je signal DIRECTION = 1. tako da su integrisani trostatički baferi najčešće pakovani sa osam bidirekcionih bafera u čipu. ili spajanje dve magistrale. gde je broj izlaznih funkcija manji od 2n. za vreme dok nije aktiviran ni jedan izlazni bafer.12 DEKODERI Dekoderi su kombinacione mreže sa više ulaza i više izlaza. Integrisani trostatički baferi mogu biti realizovani kao Šmitova kola. Na slici je prikazana logička šema integrisanog kola 74HC640: Mreža sadrži 8 bidirekcionih bafera i logička kola za generisanje zajedničkih signala dozvole. kada je DIRECTION = 0. Dekoderi mogu biti potpuni.

a izlazi dekodera se uslovljavaju postojanjem sinhronizacionog signala E. izlaznim i kontrolnim signalima. Dekoderi se. i samo jedan. moguća je pojava gličeva na izlazima. Dekoder opterećuje ulazne promenljive faktorom 5. izrađuju u različitim pakovanjima. aktivan izlaz iz mreže. da se mreža može realizovati korićenjem samo I kola i invertora i da minimizacija mreže nije moguća. Kontrolni signali se najčešće obeležavaju sa E (Enable) ili CS (Chip Select). odnosno 8 izlaza iz mreže. ulazne promenljive se rasterećuju dodatnim invertorima. Najčešći su 2/4. U slučaju kada se za formiranje logičkih proizvoda koriste NI kola. Iz navedenih razloga. A1. 3/8 i 4/16 dekoderi. a u slučaju da se ulazne promenljive ne menjaju sinhrono. Signal E. kada su ulazne promenljive stabilne. Modifikovana šema dekodera 3/8 prikazana je na slici. Unutar pravougaonika se ispisuje vrsta dekodera. Ako trocifreni binarni broj A2. Signal dozvole se koristi i prilikom kaskadnog vezivanja dekodera. A0 predstavlja ulaz u dekodersku mrežu. Na slici su prikazani simbol za dekoder 3/8. Dekoder prikazan na slici: se najčešće naziva 3/8 ili 1 od 8 dekoder. koji se naziva i signal dozvole treba držati na nultom (neaktivnom) nivou za vreme dok ulazne promenljive menjaju vrednost. pošto su ulazne promenljive binarno kodovani brojevi.13 POTPUNI DEKODERI Potpuni dekoderi se često nazivaju i binarni dekoderi. tada će postojati 23 kombinacija ulaznih promenljivih.7. ili NI kolima i invertorima. Dekoderi se u šemama digitalnih sistema označavaju pravougaonim simbolom sa naznačenim ulaznim. izlazi dekodera su aktivne nule. a na nivou 1 (aktivnom). a za svaku kombinaciju ulaznih promenljivih postoji jedan. kao integrisane komponente. Sve kombinacije ulaznih i izlaznih promenljivih prikazane su tabelom: Iz tabele se vidi da svaka izlazna funkcija mreže sadrži samo po jedan član logičkog proizvoda. odnosno sa različitim brojem ulaza i izlaza. i 117 . prilikom praktične realizacije dekodera. Može biti realizovan I kolima i invertorima.

A1. neograničenim brojem cifara. 7. Kontrolni CS signali su priključeni na odgovarajući logički nivo kako bi bio zadovoljen uslov iz jednačine: E = CS1.14 GENERISANJE FUNKCIJA POMOĆU DEKODERA Binarni dekoderi se mogu koristiti i za generisanje logičkih funkcija izraženih zbirom proizvoda. biti izostavljena. Nepotpuni dekoderi mogu biti realizovani na identičan način kao i potpuni.H ⋅ CS 2. a suma je oformljena NI kolom. Tipičan primer nepotpunog dekodera je BCD dekoder. Ovakav način realizacije dekodera je korektan. dekoderi mogu biti i nepotpuni. s tim što će I.L = 1 7. Kašnjenje bilo kog izlaza se definiše. Kontrolni CS ulazi se mogu koristiti za međusobno vezivanje dekodera. A2 i A3 odnosno kombinacije koje koduju binarne brojeve 0 do 9. koje obavlja ILI funkciju za. praktično. ali mreža nije minimalna. određene kombinacije ulaznih promenljivih se ne mogu pojaviti na ulazu kombinacione mreže. odnosno. invertovane ulazne signale. odnosno NI kola. 118 . Kaskadnim vezivanjem više dekodera moguće je ostvariti dekodovanje binarnih brojeva sa. Ako se posmatra funkcija: F = ABC + ABC + ABC tada kombinaciona mreža koja generiše ovu funkciju može biti realizovana kao na slici: gde su logički proizvodi generisani dekoderskom mrežom. koji dekoduje binarno kodovanu decimalnu cifru. U tabeli su prikazane dozvoljene kombinacije binarnih promenljivih A0. kako u odnosu na promenu ulaznih promenljivih Ai. tako i u odnosu na CS signale. binarnih dekodera.vremenski dijagrami istog dekodera.15 NEPOTPUNI DEKODERI Pored potpunih. kako bi se dekodovale višebitne ulazne reči. koja generišu proizvode koji se ne mogu pojaviti.L ⋅ CS 3.

16 KODERI Da bi neka informacija mogla da se obrađuje digitalnim sistemom. Kombinaciona tabela za potpuni koder koji 8 digitalnih signala koduje u trocifren binarni broj data je u tabeli: Mreža definisana tabelom može se realizovati korišćenjem tri četvoroulazna ILI kola. odnosno. posredstvom odgovarajuće kombinacione mreže. 119 .H ⋅ CS 2. odnosno. izrađuju se dekoderi koji se selektuju signalima CS1. sinhronizacioni signal. Koderi mogu biti potpuni. 7. Oznaka BCD dekodera može biti: 1 od 10. CS2 i CS3 7.L = 1 . generiše se kod karaktera koji taster predstavlja. generiše se kombinacija nula i jedinica koja odgovara tom tasteru. tako da se kombinaciona mreža može minimizirati. sa tastature kalkulatora ili računara. Signal E na slici je signal dozvole. odnosno. kako je to prikazano na slici. Na slici je prikazan i logički simbol i logička šema BCD dekodera. 4/10 ili BCD/DC dekoder (binarno kodovane decimalne cifre u decimalne cifre). Na primer.17 POTPUNI I NEPOTPUNI KODERI Logička mreža kodera se može sintetizovati na osnovu kombinacione tabele ulaznih i izlaznih promenljivih. odnosno treba da bude kodovana. potrebno je da se ta informacija predstavi određenom kombinacijom nula i jedinica. Kombinaciona mreža koja obavlja ovu operaciju naziva se koder (encoder). Integrisani BCD dekoderi takođe mogu imati signal E generisan funkcijom E = CS1.Kombinacije koje koduju logičke proizvode 10 do 15 ne mogu da se pojave u BCD kodu. prilikom aktiviranja bilo kog tastera. odnosno binarni.L ⋅ CS 3. kada imaju 2n ulaza i n izlaza i nepotpuni kada je za n izlaza broj ulaza manji od 2n.

Signal DV će postati DV=1 kad god je neki od ulaznih signala aktivan. Primena ovakvog kodera u digitalnim sistemima može da dovede do pogrešnog kodovanja iz dva razloga: ulazni signal A0 nije priključen na mrežu kodera. Kada bilo koji ulazni signal X. Svako kolo ima 2n ulaza. izlazni signali Yi postaju 1 (neaktivni) nakon kašnjenja od četiri logička kola. međutim signal DV je pao na nulu nakon kašnjenja od tri kola. Najčešće korišćen nepotpuni koder je koder decimalne cifre u BCD kodovani broj. Invertori 1 do 15 obezbeđuju da ulazni faktor opterećenja bude 1. tako da će se na izlazu mreže pojaviti zakašnjen u odnosu na izlazne signale Yi koji se generišu lancem od četiri logička kola. pošto kašnjenje invertora 16 i 17 ne utiče na deaktiviranje DV s obzirom da je signal B direktno doveden na izlazno I kolo. Nepotpuni koderi se sintetizuju na identičan način kao i potpuni samo je kod nepotpunih kodera broj ulaza manji od 2n (n je broj izlaza). postane logička nula. Na ulazu je aktivan jedan od 2n signala. uključujući i signal A0. tako da se stanje A0=1 ne razlikuje od stanja kada nijedan signal nije aktiviran i drugo. Koder sa slike koduje binarni broj koji odgovara aktiviranom ulaznom signalu. Generisanje signala DV propagira kroz pet logičkih kola. Koder je sintetizovan korišćenjem n ILI kola. Data Valid . koji na izlazu koduje binarni broj od n bita.podaci važe). Mreža ima 10 ulaza i 4 izlaza a sintetizovana je pomoću tabele na slici: Y0 = A1 + A3 + A5 + A7 + A9 Y1 = A2 + A3 + A6 + A7 Y2 = A4 + A5 + A6 + A7 Y3 = A8 + A9 120 . postojaće vremenski interval u kome kod neće odgovarati ulaznom signalu. u slučaju da se vreme propagacije korišćenih ILI kola razlikuje. Kombinaciona mreža na slici: predstavlja koder u kome je izlazni kod sigurno važeći za vreme kada je sinhronizacioni signal DV=1 (DV je skraćenica od engl.Funkcija kodera je suprotna funkciji dekodera.

Prioritetni koder se može sintetizovati korišćenjem običnog kodera i prioritetne mreže. Za E=0 svi APi signali treba da su neaktivni.. pa se do sada opisani koderi ne mogu koristiti. Potrebno je modifikovati mrežu kodera tako da se ulaznim linijama odredi prioritet. koder će generisati pogrešan kod. prikazano na slici: Prioritetna mreža treba da obezbedi. na izlazu će se generisati kod ulaza sa najvišim prioritetom. pa ako se jednovremeno pojave više ulaza. kako je to. Simbol prioritetnog kodera 74LS148 prikazan je na slici: 121 . da kad je aktivan signal dozvole E. Ovakav koder se naziva prioritetni koder (priority encoder). Ako se usvoji da je ulazni signal A7 najvišeg prioriteta. bez obzira na broj aktivnih signala. . tada će za prioritetnu mrežu da važe relacije: AP7 = E ⋅ A7 AP6 = E ⋅ A6 ⋅ A7 AP5 = E ⋅ A5 ⋅ A6 ⋅ A7 . AP0 = E ⋅ A0 ⋅ A1 ⋅ A2 ⋅ A3 ⋅ A4 ⋅ A5 ⋅ A6 ⋅ A7 Prioritetni koderi su kaskadna veza mreža sa slike: i Kao integrisane komponente se proizvode u jedinstvenom pakovanju.Mreža koja realizuje ovu funkciju data je na slici 7. za koder 8/3.18 PRIORITETNI KODERI U slučaju da su jednovremeno aktivna dva. na izlazu postoji samo jedan aktivan signal. ili više ulaznih signala.

Kod sa konstantnim brojem jedinica koduje poruke od n bita tako da u svakoj poruci postoji m jedinica. EO izlaz kodera (1) postaje aktivan i preko EI ulaza dozvoljava izlaz kodera (2). Aktivan GS koduje najviši bit izlaznog koda AD3. usvoji kod 2 od 4 (m = 2. znači da je došlo do greške. Ako se. čime se zabranjuju izlazi kodera (2). kojom se može realizovati koder koji zadovoljava tabelu. Kombinaciona tabela za koder 6 u 4 sa kodom 2 od 4 data je u tabeli: Broj reči koji se na ovaj način mogu kodovati je manji nego kod potpunog binarnog kodera i iznosi ⎛n⎞ ⎜ ⎟ . uglavnom se koristi kod sa konstantnim brojem jedinica i kod parnosti. U sistemima gde je verovatnoća pojave više od jedne greške u kodovanoj poruci mala. ⎜m⎟ ⎝ ⎠ Kombinaciona mreža. Ako je aktivan neki od ulaznih signala nižeg prioriteta (SR0 do SR7).Sa slike se vidi da su svi ulazni. Neaktivan GS signal kodera 1 postavlja AD3=0. izlazni i sinhronizacioni signali aktivni na nultom logičkom nivou. Ulazni signal EI (Enable Input) odgovara signalu E. Izlazni signal GS (Group Select) odgovara signalu DV i označava da su izlazi iz kodera važeći. aktiviranjem signala SINC. a EO signal neaktivan. a naročito prilikom prenosa digitalnih informacija. prikazana je na slici: 122 . Kontrola ispravnosti se obavlja tako što se izbroje jedinice u kodovanoj reči. Na slici je prikazan prioritetni koder 16/4 ostvaren sprezanjem dva kodera 8/3: Signal SR15 je najvišeg prioriteta. Signal EO (Enable Output) dat je izrazom: EO = EI ⋅ GS i koristi se prilikom kaskadnog vezivanja prioritetnih kodera u cilju povećanja broja ulaza. pa ako je broj jedinica različit od m. n = 4). Ako je aktivan bilo koji od kodera. na primer.19 KONTROLA ISPRAVNOSTI KODOVANJA Zbog mogućnosti pojave greške prilikom kodovanja. Ako je aktivan bilo koji ulazni signal SR8 do SR15 signal GS kodera (1) će biti aktivan. 7. signalima GS će se postaviti ADV=1 (adresa važi). odnosno koda. postojaće 6 različitih kombinacija. a neaktivni svi signali SR8 do SR15. često se koristi kontrola ispravnosti kodovanja.

Logička funkcija obe mreže je identična. Kontrola ispravnosti kodovanja se obavlja proverom parnosti broja jedinica. koje se može obavljati potpunim ili nepotpunim koderima. Primer kontrole ispravnosti prenosa četvorobitne poruke dat je na slici: 123 . Prilikom kodovanja. Ovakva mreža može da se sintetizuje korišćenjem isključivog ILI (EXILI) kola. bez obzira na kodnu kombinaciju. ⊕ An −1 = ⎨ ⎩1. U digitalnim sistemima je često potrebno da se već kodovanim podacima naknadno generiše bit parnosti. Za ovu funkciju je potrebno sintetizovati mrežu koja će generisati 1. Koder koji bi generisao bit parnosti sadržao bi posebno ILI kolo. 1⊕ 0 = 0 ⊕1 = 1 proizilazi da je: ⎧ 0. Mreža koja generiše ovu funkciju je mreža sačinjena od EXILI kola i može biti sintetizovana na način prikazan na slici (a) ili (b). tako da će rezultujući kod uvek imati paran broj jedinica. Mreža koja realizuje funkcije zadate tabelom data je na slici: Na izlazu mreže će uvek biti paran broj jedinica. dodaje se još jedan bit. ako je broj jedinica paran.Kod parnosti predstavlja najčešće korišćenu metodu za kontrolu ispravnosti kodovanja. ako je na ulazu neparan broj jedinica. 1⊕1 = 0 . s tim što mreža (b) ima kraće vreme propagacije. na koje bi se priključivali oni ulazni signali čiji originalni kod sadrži neparan broj jedinica.. Polazeći od pravila Bulove algebre daje: 0 ⊕ 0 = 0 .. za neparan broj jedinica gde Ai može da ima vrednost 0 ili 1. odnosno 0.. koji broj jedinica u kodovanoj poruci dopunjava do parnog (ili neparnog broja jedinica). za paran broj jedinica P = A0 ⊕ A1 ⊕ A2 ⊕ .

a na deveti ulaz se priključuje bit parnosti. Kao što se sa slike vidi. s tim da mreža na prijemu ima jedan ulaz više. tako da mreža postaje jednostavnija. proverava parnost jedinica u poruci. osam linija podataka se vezuje na 8 ulaza ispitivača/generatora. Ako je došlo do greške u prenosu biće PN=1. Izlazni signali dekodera su ulazni signali kodera. za generisanje bita parnosti i za kontrolu ispravnosti poruke. Na prijemnom kraju se komponenta koristi kao ispitivač parnosti. Kombinacije svih ulaznih i izlaznih promenljivih prikazane su u tabeli: Mreža koja obavlja konverziju prikazana je na slici. tako da se kroz prenosni medijum prenosi paran broj jedinica. Sastoji se od potpunog dekodera 3/8 i potpunog kodera 8/3. koristi se ista mreža. relacije postaju: G 2 = B2 G1 = B2 B 1 + B 2 B1 = B2 ⊕ B1 G0 = B1 B 0 + B 1 B0 = B1 ⊕ B0 124 . međutim. Svaki konvertor koda se može sintetizovati kao kaskadna veza dekodera i kodera. Kao primer može da posluži konventor binarnog u Grejov kod. a alternativni logički simboli komponente su prikazani na slici: Na primer. integrisane komponente se proizvode sa 8 ili 9 ulaza sa direktnim i invertovanim izlazom.Na predajnoj strani se mrežom EXILI kola generiše bit parnosti P. Ulazni signal u konvertor je binarno kodovan broj B2B1B0. a deveti se vezuje na nivo logičke nule. s tim da se koristi 8 ulaza. Na prijemnoj strani se. ispitivač/generator parnosti od 9 bita se prilikom prenosa poruka od 8 bita. na predajnom kraju koristi kao generator parnosti. Konvertor sa istom funkcijom se može realizovati korišćenjem manjeg broja logičkih kola ako se izvrši minimizacija funkcija zadatih tabelom. Naziv komponente je ispitivač/generator parnosti. koji koduje broj u Grejovom kodu. Izlazni signali konvertora koda dati su relacijama: G2 = B2 B 1 B 0 + B2 B 1 B0 + B2 B1 B 0 + B2 B1 B0 G1 = B 2 B1 B 0 + B 2 B1 B0 + B2 B 1 B 0 + B2 B 1 B0 G0 = B 2 B 1 B0 + B 2 B1 B 0 + B2 B 1 B0 + B2 B1 B 0 Nakon minimizacije. poruka je ispravna i izlazni signal PI (poruka ispravna) postaje 1. često je moguće izvršiti minimizaciju funkcija konverzije koda. Ako je broj jedinica paran.20 KONVERTORI KODA Kombinacione mreže koje obavljaju konverziju digitalne informacije iz bilo kog koda u neki drugi kod nazivaju se konvertori koda. a izlaz je broj kodovan u Grejovom kodu G2G1G0. takođe EXILI kolima. 7. Pošto se u digitalnim sistemima najčešće koriste poruke od 8 bita.

Ova mogućnost se koristi u višecifarskim pokazivačima da bi mogle da se ugase sve nule ispred celog broja. standardno. C i D. jednačine za aktiviranje segmenata postaju: a = ( B + D + AC + AC ) ⋅ BI b = (C + AB + A B) ⋅ BI c = ( A + B + C ) ⋅ BI d = ( D + AB + ABC + AC + BC ) ⋅ BI e = ( AB + AC ) ⋅ BI f = ( D + AB + AC + BC ) ⋅ BI g = ( D + AB + BC + BC ) ⋅ BI a logička mreža koja realizuje funkcije prikazana je na slici: 125 . sintetizovanog prema tabeli.a logička šema konvertora binarnog u Grejov kod. označeni slovima a do g kako je to pokazano na slici: Na osnovu ove slike sačinjena je kombinaciona tabela: Ulazni signal BI (Blanking Input). Konvertor koda BCD/7 segmenata može da se realizuje kaskadnom vezom BCD/DC dekodera i kodera. Nakon minimizacije logičkih funkcija dobijenih iz tabele. koji bi se sastojao od 7 ILI kola. koji je sintetizovan da zadovolji jednačinu. Konvertori koda BCD u sedam segmenata se u literaturi i u katalozima integrisanih komponenti češće nazivaju BCD/7 segmenata dekoderi. S obzirom da BCD kod sadrži zabranjena stanja. B. kako bi cifra bila vidljiva. služi da deaktivira (ugasi) sve segmente bez obzira na kombinaciju ulaznih promenljivih A. Za prikazivanje cifara na mnogim digitalnim uređajima koriste se pokazivači sa 7 segmenata. Segmenti su. je prikazana na slici: Jedan od vrlo često korišćenih konvertora koda je konvertor BCD u kod 7 segmenata. ekonomičniji konvertor koda može da se sintetizuje minimizacijom funkcija mreže. Kao BI ulaz konvertora koda poslužio bi ulaz signala dozvole (E) dekodera. gde binarno kodovana decimalna cifra aktivira odgovarajući skup segmenata.

. 7. ukoliko je aktiviran prekidač E (dozvola).. tako da se mogu priključivati na magistralu. Na slici je prikazana i logička šema integrisanog osmoulaznog multipleksera sa trostatičkim izlazom 126 .7. Logička funkcija multipleksera se može napisati u obliku: Y = ∑ Di ⋅ SELi ⋅ E i =0 n −1 gde je SELi logički proizvod od m=log2n promenljivih Si čiji je indeks i. pri čemu je n=2m. tako da se jedan od n ulaznih signala priključuje na izlazni priključak Y. Takav multiplekser ima tri selekciona ulaza: S0.. bez obzira na položaj prekidača SEL i vrednost ulaznih promenljivih.21 MULTIPLEKSERI Multiplekser je kombinaciona mreža koja obavlja funkciju digitalnog višepoložajnog prekidača. S1.22 SINTEZA MULTIPLEKSERA Kao integrisane komponente multiplekseri se izrađuju sa dva.. Kao primer može da posluži sinteza mukipleksera sa 8 ulaza.. osam ili šesnaest ulaza. Signalom SEL (selekcija) se prekidač postavlja u željeni položaj. izlaz će biti logička nula.Sm-1. četiri.S1.. Selekcija ulaza se binarno koduje signalima So. Ako je E neaktivan. Na slici je prikazana funkcionalna šema i simbol multipleksera. i S2 pa je izlazni signal Y dat jednačinom: Y = ( D0 S 2 S 1 S 0 + D1 S 2 S 1 S 0 + D2 S 2 S1 S 0 + . + D7 S 2 S1 S 0 ) ⋅ E a mreža je prikazana na slici: Multiplekseri se izrađuju i sa trostatičkim izlazom.

koji se obeležavaju A. S1 do Sm predstavljaju ulazne promenljive u kombinacionu mrežu. Ako se promenljive A. Multiplekser se realizuje kao na slici. Pri tome se signal E vezuje na nivo jedinice. a selekcioni ulazi adresni ulazi. S2. multiplekser će generirati funkciju F. potrebno je ulaze multipleksera Di. multiplekser sadrži direktan i komplementarni izlaz. S1. k=4. za određenu kombinaciju ulaznih promenljivih. Signal dozvole izlaza (/E) je aktivan na niskom logičkom nivou i jednovremeno aktivira/deaktivira direktan i komplementaran izlaz. Generisanje funkcije pomoću multipleksera 8/1 prikazano je na slici: ( ) 7. D4. i S2 osmoulaznog multipleksera. a ostale ulaze priključiti na nivo logičke nule. Vrlo često korišćena komponenta je dvoulazni multiplekser. demultiplekser predstavlja inverznu funkciju multipleksera.(74HC251). B i C priključe na selekcione ulaze S0. 5 i 6. Za realizaciju funkcije od m promenljivih. Proizvodi se kao četvorobitni dvoulazni multiplekser sa zajedničkim selekcionim ulazom i zajedničkim signalom dozvole E. Ako se u jednačini Y = ∑ Di ⋅ SELi ⋅ E i =0 n −1 usvoji da je E=1. Funkcija logičkog sabiranja je. U literaturi i u katalozima integrisanih komponenti multiplekser se često naziva selektor podataka (Data Selector). zbog pogodnosti izrade. C. s tim da je n=2. 4. S1. a ostali D ulazi na nivo logičke nule. Funkcionalna šema demultipleksera je prikazana na slici i kao što se sa slike vidi. tada će izlaz multipleksera. Radi univerzalnosti.… umesto S0. ulazi D1. D5 i D6 na logičku jedinicu.… 7. zavisiti od logičkog nivoa ulaznog signala Di. ostvarena korisćenjem dva četvoroulazna NI kola i jednog dvoulaznog NILI kola. Nakon množenja nepotpunog člana sa A + A dobija se: F = C B A + C B A + C B A + CB A Funkcija treba da ima vrednost F = 1 za kombinacije ulaznih promenljivih 1. Da bi se digitalnim signalima 127 . Ako. za kombinacije ulaznih promenljivih za koje funkcija ima vrednost 1.23 SINTEZA LOGIČKIH FUNKCIJA POMOĆU MULTIPLEKSERA Multiplekser može da se koristi za realizaciju logičkih funkcija izraženih zbirom proizvoda. na primer.24 DEMULTIPLEKSERI Kombinaciona mreža koja obezbeduje da se digitalni signal sa jednog ulaza može proslediti na jedan od n izlaza naziva se demultiplekser. priključiti na nivo logičke jedinice. treba realizovati funkciju: F = C B A + C B + CB A potrebno je dopuniti funkciju do normalne forme. a da selekcioni ulazi S0. B.

Ako je n=2m za prenos n jednobitnih digitalnih informacija dovoljno je m+1 spojnih puteva. a priključak X izlazni. 7. Pošto postoji konačan (2n) broj različitih stanja. u katalozima se ove komponente najčešće nazivaju dekoder/demultiplekser. a izlazi su priključci Wi. Ako se umesto signala E na ulaz dekodera dovede promenljiva X. Korišćenjem multipleksera i demultipleksera može se ostvariti prenos digitalnih informacija preko redukovanog broja spojnih puteva. bilo demultiplekseri. Ako se komponenta koristi kao multiplekser.selektovao 1 od n izlaza. za prenos je potrebno k multipleksera i demultipleksera. finite-state machine). SEKVENCIJALNE MREŽE Sekvencijalne mreže. 8. a broj potrebnih spojnih puteva će biti m + k s obzirom da su selekcione linije zajedničke za sve multipleksere i demultipleksere. tada će. često nazivane sekvencijalni automati ili sekvencijalne mašine se razlikuju od kombinacionih po tome što izlazni signali iz sekvencijalnih mreža zavise ne samo od tekućih vrednosti ulaznih promenljivih.25 ANALOGNI MULTIPLEKSERI/DEMULTIPLEKSERI Korišćenjem CMOS bilateralnih prekidača izrađuju se komponente koje mogu biti bilo multiplekseri. biti jednak promenljivoj X. Za n memorijskih elemenata postoji mogućnost pamćenja 2n različitih stanja u kojima sekvencijalni automat može da se nađe. sekvencijalna mreža se često naziva konačni automat ili automat konačnih stanja (engl. Funkcionalna šema n-kanalnog analognog multipleksera/demultipleksera prikazana je na slici: Selekcija kanala se obavlja dekoderom m/2m. već i od redosleda sekvence generisanja ulaznih signala. što je pokazano na slici: Ukoliko se prenose višebitne digitalne informacije od k bita. priključak X je ulaz. potrebno je m selekcionih signala. za kombinaciju ulaznih promenljivih dekodera i izlazni signal Yi. gde je n=2m što je pokazano na simbolu demultipleksera na slici: Kao demultiplekser može da se koristi binarni dekoder sa signalom dozvole. Memorijski element mreže se naziva 128 . S obzirom da ista komponenta može biti i dekoder i demultiplekser. tada su priključci Wi ulazni priključci. Kada obavlja demultipleksersku funkciju.

mreža prelazi u sledeće stanje. izlazni signali zavise samo od zatečenog stanja. dok je na slici 8. Ovakve mreže se nazivaju Mur (Moore) automati. nakon delovanja taktnog impulsa.1 Slika 8.2 je prikazan sekvencijalni automat klase B. a stanje (state) je svaka kombinacija promenljivih koja nosi informaciju o prethodnim događajima.3 Kao memorijski elementi u sekvencijalnim mrežama koriste se sve vrste flip flopova ili leč kola. Slika 8.promenljiva stanja (state variable).a Slika 8. Ako mreža jednovremeno menja stanje onda je sinhrona a u suprotnom je asinhrona. Dijagram stanja za sinhronu sekvencijalnu mrežu treba jednoznačno da pokaže pod kojim uslovima.4. Osnovni model mreže je prikazan na slici 8. Jedan od načina prikazivanja funkcije sekvencijalne mreže je dijagram stanja. kako bi naredno stanje moglo da bude definisano. ili kako se često naziva Meli (Mealy) tip automata. Na slici 8. Slika 8. Dijagram stanja za sekvencijalnu mrežu predstavlja što i kombinaciona tabela za kombinacionu mrežu.2 Slika 8.1 ANALIZA SINHRONIH SEKVENCIJALNIH MREŽA Da bi se izvršila analiza sekvencijalne mreže potrebno je za datu mrežu definisati sve kombinacije stanja koje memorijski elementi mogu da zauzmu. Izlazni signali mreže su funkcije dva skupa promenljivih: (1) trenutnih ulaznih promenljivih i (2) zatečenog stanja mreže . U mrežama klase B i C. 8.3 prikazana blok šema sekvencijalnog automata klase C.1 (klasa A mreže).4.b 129 . uzimajući u obzir sve dozvoljene kombinacije ulaznih signala i sve kombinacije promenljivih stanja mreže.

U i /I z . Pored dijagrama stanja. • Izlazni signali dekodera sledećeg (narednog) stanja definišu uslove za upis koda narednog stanja u memorijske elemente. Sadašnje stanje a(00) b(01) BA= Sledeće stanje 00 01 10 b a a a a a 11 a a BA= 00 0 0 Izlaz Y 01 0 0 10 0 0 11 0 1 Tablica 1 Sadašnje stanje a(00) b(01) c(10) BA= 00 b a b Sledeće stanje 01 a a a Tablica 2 Izlaz Y 10 a a a 11 a c a 0 0 1 130 . Dijagram stanja za klasu A automataje na slici 5. samo nakon sekvence 00 . dolazi u stanje c. U svim drugim slučajevima ne postoji izlaz. Ovo je razumljivo. Stanja mogu biti označena. realizovanu klasom B automata. prikazan je na slici 5. a automat se vraća u stanje a. dok se strelice obeležavaju samo kombinacijom ulaznih promenljivih koje prevode automat u naredno stanje. • Izvršiti analizu ulazne kombinacione. Automat ostaje u stanju a za sve ostale kombinacijeizuzev 00 . zadata sekvenca je zadovoljena. pošto su u automatima klase B izlazni signali definisani samo stanjem memorijskih elemenata. binarnim ili decimalnim brojem stanja. generiše se izlazni signal i automat prelazi u stanje a.c. preko stanja b.a. Oznake uz strelice. Kao primer može da se posmatra sekvencijalna mreža sa slike 5.11. predstavljaju (kombinaciju ulaznih signala u mrežu)/(kombinaciiu izlaznih promenljivih iz mreže) za dato stanje i dati ulaz. sekvencijalna mreža može biti opisana i/ili tabelom u koju se upisuju uslovi za prelazak iz stanja u stanje Prilikom analize mreže neophodno je: • Utvrditi kojoj klasi mreža pripada. kada prelazi u stanje b Ako je sledeća kombinacija ulaznih promenljivih 11. Na slici 8. Izlazna promenljiva Y treba da ima vrednost 1 samo ako je nakon stanja ulaznih promenljivih BA=00 prvo sledeće stanje BA=11.b. Dijagram stanja za mrežu sa istim zahtevima. dok za automate klase A u formiranju izlaznih signala učestvuju i ulazne promenljive. za automate klase B unutar čvora se označava (stanje)/(izlaz iz mreže).Uobičajeno je da se pored strelice upisuje uslov pod kojim automat prelazi iz jednog stanja u drugo. Automat.b. Kada je automat u stanju c postoji izlaz iz mreže. pored naziva stanja.4. Ulazna kombinaciona mreža se naziva dekoder sledećeg slanja (next state decoder).

Analizom ulazne kombinacione mreže dobija se: D0 = U Q 0 D1 = U (Q1Q0 + Q1 Q 0 ) (1) Slika 8. Na osnovu tabele 3 sačinjen je dijagram stanja. odnosno.7. Y = UQ1Q2 . tako da mreža sadrži najviše 22 = 4 stanja. dat na slici 8.• Zavisno od tipa memorijskog elementa (flipflopa). Za klasu B automata. Pošto izlazni signal Y zavisi od prornenljive U. prema slici 6. dok ih za klasu A automata treba definisati uzimajući u obzir i ulazne promenijive. 8. Postoje dva memorijska elementa. mreža je klase A. ovim su određene izlazne promenijive. definiše se sledeće stanje automata.6 Sadašnje stanje (Q1Q0) a(00) b(01) c(10) d(11) Uslov prelaska U=1 U=0 D1 D0 D1D0 00 01 00 10 00 11 00 00 Tablica 3 Sledeće stanje U=0 U=1 a(00) a(00) a(00) a(00) b(01) c(10) d(11) a(00) U Izlaz Y 01 00 00 00 01 U tabeli 3 izlazni signal Y je dobijen analizom izlazne kombinacione mreže.2 ANALIZA MREŽE SA IVIČNIM D FLiPFLOPOVIMA Na slici 8. 131 . Kao memorijski elementi koriste se ivični D flipflopovi koji menjaju stanje nakon uzlazne ivice taktnog signala. na osnovu funkcionalne tabele za korišćeni flipflop i funkcije ulazne kombinacione mreže.6 prikazana je logička šema jedne sekvencijalne mreže.

nakon prvog takt impulsa će se vratiti u dozvoljeno stanje a ili c.8 Sledeće stanje u tabeli 4 je određeno na osnovu funkcionalne tabele JK flipflopa.Slika 8. pošto u formiranju izlaznog signala učestvuju samo promenljive stanja.3 ANALIZA MREŽE SA JK FLIPFLOPOVIMA Na slici 8.7 8. kako je to pokazano na dijagramu stanja na slici 8. Mreža ne može da zauzme stanja f do h. Sadašnje stanje (Q2Q1Q0) a(000) b(001) c(010) d(011) e(100) f(101) g(110) h(111) Uslovi prelaska J2K2 01 01 01 01 01 01 01 01 U=0 J1K1 01 01 01 01 01 01 01 01 J0K0 01 01 01 01 01 01 01 01 J2K2 01 01 01 10 01 01 01 01 U=1 J1K1 00 11 00 11 00 00 00 00 J0K0 11 11 11 11 01 01 01 01 Sledeće stanje U=0 U=1 a a a a a a a a b(001) c(010) d(011) e(100) a(000) a(000) c(010) c(010) Izlaz Y 0 0 0 0 1 0 0 0 Tabela 4 132 . ako se prilikom uključenja automata slučajno zatekne u nekom od tih stanja. međutim.8 prikazana je sekvencijalna mreža u kojoj su memorijski elementi JK fiipflopovi. Mreža je klase B.9. koja je data u tabeli 5. Analizom ulazne kombinacione mreže dobijaju se funkcije kontrolnih J i K ulaza svih flipflopova: K2 = J 2 J 2 = U Q 2 Q1Q0 J 1 = UQ2 Q0 J 1 = U Q1 K1 = U + U Q 2 Q0 K0 = 1 (2) Slika 8.

• U tabeli zameniti nazive stanja kombinacijama promenljivih stanja. Funkcije. koje mreža treba da zadovolji. Primer 1.9 8.4. Dopunniti dijagram stanja uzimajući u obzir i neiskorišćena stanja. 133 . odnosno tip flipflopa (D ili JK). bilo ključem) brava generiše kratkotrajan električni impuls".J 0 0 1 1 K 0 1 0 1 Qt x x x x Tabela 5 Qt+1 Qt 0 1 Qt Slika 8. Ako jesekvenca pogrešna. • Na osnovu eksitacione tabele izabranih fiipflopova formirati tabelu prelaska u sledece stanje za sve kombinacije stanje/ulaz. formirati dijagram stanja. slovima ili decimalnim brojevima. (Stanja obeležiti mnemonički. za automate klase B.4 SINTEZA SINHRONIH SEKVENCIJALNIH MREŽA Sinteza sekvencijalnih mreža je inverzan proces analizi. Tada se vrata mogu otvoriti samo ključem. Kada se vrata otvore (bilo elektromagnetom. ako je na tastaturi otkucana sekvenca brojeva: 3 -1 . • Na osnovu dobijene tabele sintetizovati izlaznu kombinacionu mrežu. • Na osnovu dijagrama stanja formirati tabelu: izlaz mreže u funkciji stanja i ulaznih promenljivih za automate klase A. • Izabrati memorijske elemente. Prilikom sinteze mreže neophodno je poštovati sledeće korake: • Ako je funkcija mreže data opisno. tako da svakom stanju u formiranoj tabeli odgovara posebna kombinacija promenljivih stanja. • Izabrati skup promenljivih stanja. ili u vidu dijagrama stanja. definisati ponašanje mreže u slučaju da se automat nade u nekom od neiskorištenih stanja.) • Dopuniti tabelu uslovima za prelazak iz stanja u stanje za sve kombinacije ulaznih promenljivih. • Ako je potreban broj stanja manji od 2n. gde je n broj promenljivih stanja. odnosno. Elektromagnet brave treba da se aktivira i vrata da se otvore. najčešće su zadate opisno. izlaz mreže u funkciji stanja. treba upaliti signalnu sijalicu i zabraniti dalje registrovanje tastera. "Sintetizovati sekvencijalni automat za otvaranje vrata. • Na osnovu tabele prelaska sintetizovati ulaznu kombinacionu mrežu.

generiše se električni signal koji prevodi automat u stanje a. T4 = 1 prevodi automat u stanje d. ako je. prema uslovu zadatka. T1 . za ispravnu sekvencu. automat prelazi u stanje s i pali signalnu sijalicu. takode u stanje s. a ako je aktiviran bilo koji drugi taster. odnosno za T 1 = 1 .a Sadašnje stanje a a b b c c d d s s bilo koje Ulazni signali T3 T4 1 x 0 x x x x x x 1 x 0 x 0 x 0 x 0 x 0 x 0 Sledeće Stanje b s c s d s d a s a a Izlaz S 0 0 0 0 0 0 0 0 1 1 0 M 0 0 0 0 0 0 1 1 0 0 0 T1 x x 1 0 x x x x x x x Vot 0 0 0 0 0 0 0 1 0 1 1 Tabela 5. Automat se inicijalno nalazi u stanju a.1 . prelazi u stanje c. Automat ima 5 različitih stanjašto zahteva najmanje 3 memorijska elementa odnosno 3 promenljive stanja.10.10 Stanje a b c d s S 0 0 0 0 1 Izlaz M 0 0 0 1 0 Tabela 5. Sledeći signal sa tastature. Kada se automat nalazi u stanja d. Pošto se V OT = 1 generiše i kada se vrata otvore ključem. dok ako je aktiviran bilo koji drugi taster odnosno T 4 = 1 .4 je zadovoljena i treba generisati izlazni signal koji će da aktivira elektromagnet brave. ' Slika 8. Kada se vrata otvore. prelazi u stanje s kada treba generisati izlazni signal koji pali signalnu sijalicu. Dijagram stanja koji zadovoljava navedene zahteve prikazan je na slici 8. Ako je aktiviran taster T3 . treba obezbediti da se automat vrati u stanje a i kada se zatekao u bilo kom stanju. automat prelazi u stanje B. Iz stanja b automat.b 134 . sekvenca 3 .Sinteza počinje formiranjem dijagrama stanja.

koje odgovaraju pojedinim stanjima automata se mogu birati proizvoljno. stanja mogu biti definisana kombinacijama: a=000. s=111 a neiskoriićena stanja: 100. d=010. ali praksa je pokazala da se najčešće dobija mreža sa minimalnim brojem elemenata. za posmatrani primer. biraju tako da se prilikom promene menja minimalan broj promenljivih stanja. odnosno uslovi za prelazak u sledeće stanje. gde je to moguće. Ako se za memorijske elemente izaberu ivični D flipflopovi čija je jednačina Qt +1 = D zamenom vrednosti stanja kombinacijama promenljivih stanja i formiranjem uslova prelaska u sledeće stanje. tabela 6. se dobijaju u obliku: D2 = (T 3 F + Q 2 Q1Q0 T 1 + Q 2 Q1Q0 T 4 + Q2 Q1Q0 )Vof D1 = (T 3 F + F )V of D0 = (Q2 + Q 1 + Q 2 Q1Q0 T 4 )V of (4) gde je: F = Q2 Q1 + Q2 Q 0 + Q1 Q 0 F = Q 2 Q1 + Q 2 Q0 + Q1Q0 (5) 135 .Kombinacije promenljivih stanja.b se menja. ako se za početno stanje izabere stanje 000. b=001. stanja. nakon minimizacije. Ako se poštuju ove preporuke. U dopunjenoj tabeli 7. 101 i 110. a da se sukcesivna stanja. Sadašnje stanje a a b b c c d d s s e e f f g g Q2 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 Q1 0 0 0 0 1 1 1 1 1 1 0 0 0 0 1 1 Q0 0 0 0 1 1 1 0 0 1 1 0 0 1 1 0 0 Ulazni signali T1 x x 1 0 x x x x x x x x x x x x x T3 1 0 x x x x x x x x 1 0 1 0 1 0 x T4 x x x x 1 0 x x x x x x x x x x x Vot 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 Uslovi prelaska D2 D1 D0 0 0 1 1 1 1 0 1 1 1 1 1 0 1 0 1 1 1 0 1 0 0 0 0 1 1 1 0 0 0 0 0 1 1 1 1 0 0 1 1 1 1 0 0 1 1 1 1 0 0 0 Sledeće stanje Q2 Q1 Q0 0 0 1 1 1 1 0 1 1 1 1 1 0 1 0 1 1 1 0 1 0 0 0 0 1 1 1 0 0 0 0 0 1 1 1 1 0 0 1 1 1 1 0 0 1 1 1 1 0 0 0 Izlaz S 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 M 0 0 0 0 0 0 1 1 0 0 0 0 0 0 0 0 0 Tabela 7 Na osnovu tabele 7 formirane su jednačine izlazne kombinacione mreže: M = Q2 Q1Q0 S = Q2 Q1Q0 (3) a izlazi ulazne kombinacione mreže. obuhvaćena su i neiskorišcena.c=011.

Kompletna šema sekvencijalnog automata koji zadovoljava postavljene zahteve prikazana je na slici 12. Kao i sinhrone sekvencijalne mreže. Kada je bilo koji od tastera. ne samo za sve kombinacije promenljivih. odnosno definišu ponašanje mreže.5 SEKVENCIJALNE MREZE SA POVRATNOM SPREGOM Analiza i sinteza sekvencijalnih mreza sa povratnom spregom upravo tretiraju prelazna stanja i daju uvid.14. 136 . posto se sve promene u mreži događaju nakon delovanja taktnog impulsa. već i za svaki mogući redosled po kome promenljive zauzimaju stabilna stanja. Za funkcionisanje sinhrone mreze od značaja je samo zatečeno stanje ulaznih promenljivih i stanje u kome se mreža nalazi u trenutku delovanja taktnog impulsa. što je u najgorem slučaju ispunjeno nakon kašnjenja kroz lanac od S logičkih kola (u slučaju aktiviranja tastera T 3 ili T 4 ). aktivan. Funkcionisanje sekvencijalnih mreza sa povratnom spregom zavisi od redosleda promena ulaznih promenljivih. pa se iz tog razloga mreza mora analizirati.Na osnovu jednačina (3). Mreza sa n povratnih petlji ima n promenljivih stanja. 8. kako je to pokazano na slici 8. generiše se signal takt. mreže sa povratnom spregom se mogu svrstati u mreze klase A (Mealy) i mreže klase B (Moore). ili signal otvorenih vrata. Signal takt je namerno zakašnjen kroz dodatni lanac od S invertora (ukupno sedam logičkih kola) kako bi prednja ivica takta aktivirala flipflopove nakon stabilizacije nivoa na D ulazu. odnosno 2 n stanja. Prilikom analize i sinteze sinhronih sekvencijalnih mreza nije se vodilo računa o redosledu promena ulaznih promenljivih. (4) i (5) mogu se formirati izlazna i ulazna kombinaciona mreža za automatsku bravu. za sve kombinacije ulaznih signala zatečenih stanja.

15 tog istog kola. Da bi se proverilo koliko povratnih petlji mreža sadrži. mreže sa povratnom spregom zauzimaju sledeće stanje nakon vremena ∆t od trenutka promene ulaznih promenljivih. stabilno stanje je stanje u kome je sledeće stanje jednako trenutnom (A'=A). takvo stanje je nestabilno pošto će mreža napustiti to stanje nakon vremena ∆t . a nakon svakog raskidanja proveriti da li se signal sa izlaza bilo kog logičkog kola u mreži može.a Slika 8. može predvideti na osnovu sadašnjeg stanja i kombinacije ulaznih promenljivih. dok. u slučaju kada se sledeće stanje razlikuje. 137 . pojaviti na ulazu Slika 8.Slika 8.6 ANALIZA SEKVENCIJALNIH MREZA SA POVRATNOM SPREGOM Da bi mogla da se sprovede analiza mreže sa povratnom spregom. koje zauzimaju sledeće stanje u definisanom vremenskom trenutku (nakon delovanja taktnog impulsa).14. Način na koji je nacrtana mreza na slici 8.b 8. Naredno stanje A' je za datu mrežu dato jednačinom: A' = CD + (C D + A) = CD + C A + DA (6) Za razliku od sinhronih mreža. potrebno je raskidati jednu po jednu povratnu vezu. bez obzira na promenu ulaznih promenljivih.15 sugeriše da postoje dve povratne petlje: AA' i B-B'. Kao primer mreže sa povratnom spregom može da posluži D leč sa slike 8. kroz lanac logičkih kola. Kombinacija ulaznih promenljivih u mrežu se naziva ulazno stanje.15. gde je A 0 1 CD= A’= 00 0* 1* 01 0* 1* 10 1 1* 11 0* 0 Tabela 8 ∆t vreme propagadje kroz lanac logičkih kola. realizovan korišćenjem NI logičkih kola. Za mrežu sa povratnom spregom. potrebno je u svaku povratnu petlju ubaciti fiktivno kašnjenje ∆t a zatim analizirati mrežu tako da se sledeće stanje nakon vremena ∆t .14.

stanje mreže postaje nestabilno stanje (2). Medutim. Q = 0 ) ulazna promenljiva D zauzme stanje D = 0. Kao memorijski elementi se najčešće koriste D flipflopovi. za isto trenutno stanje. Stanje CD Sledeće a(0) b(0) stanje⁄ QQ 00 01 10 11 *a⁄(01) *a⁄(01) *b⁄(10) *a⁄(01) *b⁄(10) *b⁄(10) *b⁄(10) *a⁄(01) Tabela 9 Kako bi se lakše analizirala mreža. 8. već se analiza obavlja za svaki moguć redosled promena ulaznih promenljivih. znači da D treba postaviti na željenu vrednost pre nego što C postane 1. Prethodna analiza je pokazala da za ispravan rad D leč kola ulaz D mora da ostane nepromenjen za vreme dok je C = 1. na primer. a takođe se koriste D. C = 0. mreža će zauzimati stanja (6) . razlikuju samo za jednu ulaznu promenljivu. a nakon vremena ∆t . Pošto ulazni signal D propagira kroz jedno kolo više nego C. Ako se sada i ulaz C promeni na C = 1. Q = 1. postaju jedinice. Ako bi nakon stanja (5). da bi se lakše analizirala mreža. D = 0 ). Takođe. pa se ulaz D promeni u D =1. u stanje (3). Izlazi leč kola postaju Q = 0. mreža će preći u sledede stabilno stanje (1). u tabelama 8 i 9. U ovom stanju oba izlaza iz mreže. Takođe treba obezbediti da C sigurno postane C = 0 pre nego što D promeni vrednost. što predstavlja minimalno vreme držanja (hold time) ulaznih signala D leč kola. Ovo vreme je vreme poslavljanja (setup time) D leč kola .(7) sukcesivno. dok mreza ne prede u stanje (5). izlaz biti neregularan. redosled promena ulaznih promenljivih CD bio: 01-00. analiza pokazuje da je za vremenski period ∆t . mreža nalazi u stanju (0) ( Q = 0. odnosno leč se vraća u početno stanje. U stanju (7) izlazi leč kola su komplementarni u odnosu na početno stanje. najmanje za iznos vremena propagacije kroz invertor. Stanje a(0) b(0) CD Sledeće stanje⁄ QQ 00 (0) *a⁄(01) *b⁄(10) (7) 01 (1) *a⁄(01) *b⁄(10) (6) 10 (2) *b⁄(10) *b⁄(10) (5) 11 (3) *a⁄(01) *a⁄(01) (4) (7) Tabela 10 Ako se. Ako u stanju (5) ( Q = 1. pri istoj kombinaciji ulaznih signala. Stanje mreže ostaje a i izlazi iz mreže ostaju nepromenjeni. u tabeli 10 numerisana su sva sledeća stanja iz tabele 9. Ovo je razumljivo.7 STACIONARNI REGISTRI Stacionarni registri su sekvencijalne mreže koje se koriste za privremeno memorisanje digitalnih informacija. što na izlazu iz leča ne bi smelo da se dogodi. Ulazne promenljive C i D moraju zadržati stabilnu vrednost za vreme ∆t (vreme propagacije kroz kola obuhvaćena povratnom petljom). pošto kod realnih mreza ne moze biti jednovremenih promena različitih digitalnih signala. redosled promena ulaznih promenljivih je pisan u Grejovom kodu. Ovim je obezbedeno da se susedna sledeca stanja. Prilikom analize mreža sa povratnom spregom nikad se ne pretpostavlja da ulazne promenljive jednovremeno menjaju vrednost. mreža će preći u nestabilno stanje (4). Q = 1 .Q = CD + C A + DA Q = CD + A Zvezdicama su označena stabilna stanja. Q i Q . SR i 138 .

a izlaz flipflopa će zauzeti zadato stanje nakon vremena propagacije ( t d ) od aktivne ivice taktnog impulsa. izlazi registra su u stanju visoke impedanse. 8.b) 139 .16. Kada je signal OEL (Output Enable) neaktivan. ivicom taktnog impulsa. Pri tome se za integrisane registre uzima u obzir i vreme propagacije takta kroz ulazni invertor.b. Signal reseta (CLR) je kod većine registara aktivan na niskom nivou i za vreme dok je CLR aktivan. uslov je da imaju zajednički taktni impuls. (Prisustvo ulaznog priključka OE na šemi simbola.16 prikazana je logička šema stacionarnog registra u kome se flipflopovi aktiviraju silaznom.17 Slika 8. Da bi ulazno opterećenje taktnog impulsa bilo 1. Da bi dva.17 prikazani su standardni simboli stacionarnih registara. Na slici 8. označava da je registar sa trostatičkim izlazima).18. Na slici 8.16 Registar sa slike 8. a na slici 8. ulaze flipflopova preko neinvertujućeg rasteretnog stepena (bafera).18(a. taktni impuls se na ulaze flipflopova dovodi preko invertora.18.transparenta leč kola.17(a. Minimalno trajanje taktnog impulsa je lh.b.8 STACIONARNI REGISTRI SA D FLEPFLOPOVIMA Najjednostavniji i najčešće upotrebljavani stacionarni registri koriste ivične D flipflopove kao memorijske elemente. u registar se ne može upisati nikakav sadržaj. Ulazi D mogu da menjaju vrednost odmah nakon aktivne ivice takta. Simbol za registar sa slike 8. ili više bistabilnih kola predstavljala registar. Reset se dovodi na asinhrone.16 ima i priključak za jednovremeno resetovanje svih flipflopova. Slika 8. RD. Aktivna ivica taktnog signala mora biti zakašnjena u odnosu na D ulaze za vreme tm.a prikazana je logička šema stacionarnog registra sa trostatičkim izlazima. simbol istog registra. prikazan je na slici 8. tako da se ulazna informacija upisuje u registar na uzlaznu ivicu taktnog impulsa.c) Na slici 8. Slika 8. s obzirom da se radi o ivičnim flipflopovima.

Logička šema adresibilnog osmobitnog registra je prikazana na slici 8.21 8. Registri A. adresirani bit registra. dok. generisanjem takta. radi uštede u broju priključaka. koristi se samo jedan.Na slici 8.19 prikazana je blok šema sistema u kome se.19 U slučaju kada digitalni uređaj treba ili da prima. Slika 8. S i R ulazima. bidirekcioni stacionarni registar.9 STACIONARNI REGISTRI SA SR LEČ KOLIMA Kao memorijski elementi u stacionarnim registrima mogu se koristiti i leč kola sa asinhronim. Slika 8. 140 . U ovakve registre se. kako se češće skraćeno nazivaju. ili da šalje informacije sa/na magistralu.20 Posebna klasa stacionarnih registara sa D flipflopoviraa su bit adresibilni stacionarni registri. preko magistrale. registar D može biti bilo kog tipa. integrisana kola se proizvode prema logičkoj šemi prikazanoj na slici.8. s obzirom da izlazi registra D nisu vezani na magistralu. Kao bidirekcioni registar može da se koristi trostatički registar. Slika 8. da se ne bi koristila dva registra. odnosno. u registar D može upisati informacija iz bilo kog od registara A. informacija upisuje u samo jedan.21. adresibilni registri. B i C moraju biti trostatički. međutim. B ili C.20.

10 TRANSPARENTNI STACIONARNI REGISTRI Karakteristika transparentnih registara je da. 8.b. izlaz registra prati promene ulaznih promenljiviih D.15. Na osnovu analize sprovedene za mrežu sa slike 8.25.22 Da bi se analizirala prelazna stanja registra prilikom promene ulaznih promenljivih C i Dn na slici 8. Logička šema transparentuog registra je prikazana na slici 8. koja je sprovedena za mrežu sa slike 8. svaka ćelija stacionarnog registra predstavlja D leč. Mreža na slici 8.23.25. tako da je ekonomičnija za izradu. pa se analizom mreže mogu formirati jednačine narednog stanja i izlaza: A' = Q = CD + C A + DA Q = CD + A (8) Slika 8.Slika 8. tako da se formiranjem proizvoda DQ eliminiše pojava lažne nule. odnosi i na mrežu sa slike 8.23 Poređenjem jednačina (8) sa jednačmama (6) i (7) .23 ima jedan invertor manje. visokom nivou. ucrtana je kontura koja sadrži zajednička polja sa konturama sa slike 8. vidi se da su jednačine identične. Jednačina (9) se proširuje za jedan član i postaje: 141 .15.24 Na Karnoovoj mapi na slici 8.23 prikazana je detaljna logička šema jednog od SR leč kola registra.23 je sekvencijalna mreža sa jednom povratnom petljom. dok je kontrolni ulaz na aktivnom. a pamti zatečeno stanje na D ulazima kada kontrolni ulaz postane neaktivan.24 Slika 8. stacionarni registar sa SR leč kolima će ispravno funkcionisati samo ako su logički nivoi na D ulazima postavljeni za vreme t su pre taktnog impulsa i ako su stabilni za vreme dok je takt C aktivan.a. Mreža sa slike 8. tako da se analiza. odnosno. uključujući ulazna NI kola.

25 (a.27. ili MS tipa. kako je to pokazano na slici 8.a prikazana je logička šema dvobitnog pomeračkog registra sa mogućnošću paralelnog upisa.28. vremenski dijagram stanja flipflopova pomeračkog registra u zavisnosti od ulaznih promenijivih. većina registara koristi taktovan. a na slici 8.27. (9) Slika 8. Slika 8.Slika 8. međutim.27.b) Q ' = LE ⋅ D + LE ⋅ Q + D ⋅ Q Mreža koja realizuje jednu ćeliju transparentnog registra leča je prikazana na slici 8.26 8. sinhroni paralelni upis.11 POMERAČKI REGISTRI Pomerački (Shift) registri su registri u kojima se zapamćena informacija taktnim impulsom pomera za jedno mesto. U pomeračkim registrima se mogu koristiti JK ili D flipflopovi ivičnog.26. Paralelni upis podataka može da se obavlja kao na slici 8.b.27 (a.b) 8.12 INTEGRISANI POMERAČKI REGISTRI Integrisani pomerački registri uglavnom koriste ivične D flipflopove. Na slici 8. odnosno. 142 . realizovanog ivičnim D flipflopovima.

• Za S1 S 0 = 10 . 143 . zavisno od kontrolnih signala S 0 i S1 dekoduje četiri različite funkcije registra: • Za S1 S 0 = 00 . • Za S1 S 0 = 11 . U sklopu pomeračkog registra je dekoder 2/4 koji. čak i kada postoji taktni impuls. delovanjem takta. registar zadržava postojeće stanje.29 u zavisnosti od kontrolnih signala S1 i So. Slika 8. registar radi kao pomerački registar udesno (A ka D).29 Tabela 19 prikazuje sledeća stanja flipflopova registra sa slike 8. informacija se pomera ulevo (D ka A).28 Na slici 8.29 prikazana je logička šema integrisanog bidirekcionog pomeračkog registra 74LS194. • Za S1 S 0 = 01 . taktnim impulsom se u registar upisuje informacija ABCD.Slika 8. pošto se delovanjem takta u svaki flipflop upisuje sopstveno stanje.

Na slici 8..30 ima stalno aktivne izlaze (OE= 1). Inicijalizacija se obavlja tako što se za vreme dok je L/S=1 generiše takt. Upisana jedinica će sada da kruži kroz registar. koja se naziva kružni brojač.14 SAMOPODEŠAVAJUĆI BROJAČI Na slici 8. tako da mreža prelazi u režim rada pomeračkog registra. Q1 = Q2 = .30 prikazana je blok šema kružnog brojača realizovanog pomeračkim registrom.32 prikazan je vremenski dijagram brojača sa slike 8. = Qn −1 = 0 . tako da se sledećim taktom logičko stanje "1" ponovo upisuje u flipflop na poziciji 0. čime se informacija sa DAT ulaza upisuje u registar.13 BROJAČI SA POMERAČKIM REGISTRIMA (KRUŽNI BROJAČI) Spajanjem izlaza poslednjeg flipflopa u n-bitnom pomeračkom registru sa serijskim ulazom u isti registar (SOUT sa SIN).32 144 .8.30 Kružni brojač sa slike 8. a prilikom inicijalizacije je omogućeno da se u flipflop na poziciji 0 upiše Q0 = 1 . Na slici 8. Slika 8. Nakon n taktnih impulsa (ne računajući inicijalizaciju). sve dok izlaz registra ne postane "sve Slika 8. signal L/S se postavlja na nivo L/S = 0.32.. postaje Qn −1 = SOUT = SIN = 1 . Slika 8.31 prikazan je vremenski dijagram kružnog brojača sa slike 8. a u sve ostale. Nakon inicijalizacije. tako da se u registar upisuju nule.30. nema mogućnosti reseta (CLR = 1). dobija se sekvencijalna mreža sa n stanja.a.31 8. (Ring coutler). Kada je bilo koji od flipflopova u stanju Q1 = 1 tada je SIN=0.

samopodešavajući kružni brojač od n flipflopova ima n+1 stanje. tako da sledeći takt impuls u flipflop Q0 . odnosno. pošto stanje SIN=1 traje celu periodu taktnih impulsa. nastaviti da broji pogrešno. brojač će da zauzme ispravno stanje. naziva se Džonsonov (Johnson) brojač. Slika 8. formiran na ovaj način. u opštem slučaju. slično kao i kružni brojač sa slike 8. bilo koji od flipflopova promeni stanje. dovoljno je jedno dvoulazno NILI kolo. u slučaju da neki od flipflopova neregularno promeni stanje. Da bi se ostvario samopodešavajući Džonsonov brojač. usled smetnje. a b c d e f g h a … S1 0 0 0 0 0 0 0 0 0 0 … S0 1 1 1 1 1 1 1 1 1 1 … CLR 0 1 1 1 1 1 1 1 1 1 … QA 0 0 1 1 1 1 0 0 0 0 … QB 0 0 0 1 1 1 1 0 0 0 … QC 0 0 0 0 1 1 1 1 0 0 … QD 0 0 0 0 0 1 1 1 1 0 … Tabela 20 Džonsonov brojač sa slike 8. sve do ponovne inicijalizacije.34 prikazan je Džonsonov brojač realizovan pomeračkim registrom 74LS194 (prikazanim na slici 7. imaće 5 različitih stanja.34 Stanje Inic.30. bez obzira na 145 .nule". upisuje 1. kada postaje SIN = ( Q4 ) = 1. Kružni brojač. Slika 8. Na slici 8. Upisana jedinica nastavlja da kruži registrom.29). nakon najviše n taktnih impulsa.33 Kružni brojač kod koga se na senjski ulaz dovodi komplement serijskog izlaza (poslednjeg flipflopa).34 će. Ako tokom rada. U tabeli 20 prikazana su sva stanja brojača.

Ako se svi flipflopovi u brojaču taktuju zajedničkim taktnim impulsom. Na slici 8. Prema tome. Sa slike 8. 8. takvi brojači se nazivaju sinhroni.37 146 . na izlaznim priključcima flipflopova će se dobiti talasni oblici prikazani na slici 8. Naziv takve mreže je asinhroni binarni brojač. Brojač sa m stanja je brojač modula m.15 BROJAČI Brojači su sekvencijalne mreže čiji dijagram stanja predstavlja repetitivni ciklus. Broj različitih stanja u ciklusu se naziva moduo. Ako taktni impuls nije zajednički za sve fiipflopove brojač je asinhroni.35 8.35. Broj je kodovan prirodnim binarnim kodom. u vremenskim intervalima označenim sa 0 do 15. a flipflopovi u mreži se ne prebacuju zajedničkim taktnim impulsom. priključi povorka taktnih impulsa (CLK). Slika 8.16 ASINHRONI BROJAČI Kada se na prvi u lancu ivičnih T flipflopova.36. mreža prikazana na slici 8. obavlja funkciju brojanja taktnih impulsa. prikazanih na slici 8. koduju binarni broj koji odgovara broju taktnih impulsa koji su do posmatranog intervala delovali na ulaz flipflopa na poziciji 0.35 prikazan je osmobitni samopodešavajući Džonsonov brojač ostvaren pomoću dva 4-bitna pomeračka registra 74LS194.broj flipflopova u pomeračkom registru.36 Slika 8.37 se vidi da stanja flipflopova Q3 do Q0. ili osnova brojača. Slika 8.37.

nakon vremena t df prebaciće se flipfiop Q0 u stanje Q0=0 . odnosno.40 prikazan je vremenski dijagram prelaska brojača iz stanja 7 u stanje 8. s tim da su J i K ulazi svih flipflopova vezani za logički nivo 1 i da se Q izlaz svakog flipflopa u lancu. tako da će. takav brojač se još naziva i paralelni brojač. Logička šema sinhronog brojača koji koristi ivične JK flipflopove prikazana je naslici 8.. a kroz flipflop sa tdF.36. Slika 8. našao u regularnom stanju 8.. kod sinhronih brojača se svi flipflopovi sinhrono prebacuju zajedničkim taktnim impulsom. 10. potrebno je da je ispunjen uslov: J i = K i = Q0 Q1Qi −2 Qi −1 = 1 (10) Mreža sa slike 8. zatim nakon vremena propagacije kroz ostale flipflopove u lancu. 8. Iz razloga što se taktni impuls dovodi paralelno na sve flipflopove.39 Nakon stanja brojača 11. To je trenutak kada svi flipflopovi u brojaču menjaju stanje. da bi se obezbedilo da flipflop na i-toj poziciji promeni stanje. kao na slici 8. mreža obavljati funkciju binarnog brojača. tako da brojač prelazi u stanje 6.39. priključi na taktni ulaz narednog flipflopa. Na dijagramu je vreme propagacije kroz logičko kolo označeno sa tdL.Ista mreža se može realizovati korišćenjem ivičnih ili MS JK flipflopova. Na slici 8.38 Sa slike se vidi da. da bi se tek nakon vremena 4t df od aktivne ivice takta.39 ispunjava uslov iz jednačine (19). sledeće stanje je 00. brojač prolazi kroz (privremena) stanja 4 i 0.01.17 SINHRONI BROJAČI Za razliku od asinhronih brojača.. pošto su JK ulazi flipflopa Qo priključeni na logički nivo 1.38 prikazan je vremenski dijagram Slika 8. 147 . kada se brojač zatekao u stanju 7 i naiđe sledeci taktni impuls.. Na slici 8.

41 se može vezivati u lanac istih takvih brojača na taj način što će se izlazni signal prenosa uslova brojanja (ili kraće. a maksimalna učestanost je data izrazom: f max = 1 = 1 t df + (n − 1)t dl Tmin (12) 8. prenosa). J 1 = K1 = Q 0 . mogu da koduju rastući ili opadajući niz binarnih brojeva. sledeće stanje brojača treba da bude binarni kod broja za 1 manji od zatečenog stanja. Na osnovu tabele 13 mogu se formirati jednačine za J i K ulaze svih flipflopova u mreži: J 0 = K 0 = 1.Slika 8.41 Četvorobitni brojač sa slike 8. COUT (Carry out). Za brojač od n flipflopova. zavisno od izabranog režima rada. i brojači koji. već i od broja logičkih kola u lancu za generisanje prenosa.18 BROJAČI UNAZAD I OBOSTRANI BROJAČI Kao komponente digitalnih sistema koriste se i brojači koji koduju opadajući niz binarnih brojeva (brojači unazad . U tabelu 22 su prikazani uslovi prelaska u sledeće stanje i sledeća stanja trobitnog brojača unazad realizovanog JK flipflopovima. priključiti na ulazni priključak za prenos (CIN) narednog brojača. Maksimalna učestanost na kojoj brojač može da radi zavisi. data izrazom (11) ostaje ista kao i za mrežu sa slike 8. odnosno. a izbegnuta su I kola sa više od dva ulaza.40 Maksimalna učestanost na kojoj brojač može da radi je data izrazom: f max = 1 = 1 t df + t dl Tmin (11) Slika 8. Logička jednačina uslova brojanja. Ovi poslednji se nazivaju obostrani brojači (up-dovm counters). Brojač unazad treba nakon svakog taktnog impulsa da dekrementira sadržaj. Priključak CIN prvog brojača u lancu treba priključiti na nivo logičke jedinice. minimalna perioda taktnih impulsa je Tmin = t df + (n − 1)t dl . J 2 = K 2 = Q 0 Q1 (13) 148 . ne samo od vremena propagacije kroz flipflop i korišćene familije logičkih kola.down counters).39.

Obostrani brojač se može sintetizovati koriićenjem jednačina (10) i (14). formiran je sinhroni brojač unazad sa paralelnim prenosom i prikazanje na slici 8.43. dok je sinhroni brojač unazad sa serijskim prenosom prikazan na slici 8. Obostrani brojač. tako da je: J i = K i = Q 0 Q1 ⋅ ⋅ ⋅ Q i − 2 Q i −1 (14) Na osnovu jednačina (13) i (14). J i = K i = SMER ⋅ Q0 Q1 ⋅ ⋅ ⋅ Qi − 2 Qi −1 + SMER ⋅ Q 0 Q1 ⋅ ⋅ ⋅ Q i − 2 Q i −1 (15) Slika 8.42 Slika 8. da broji unapred ili unazad.43 Signali BIN i BOUT(borrov in. out) služe za kaskadno vezivanje brojača.42. Slika 8. kako je već rečeno. treba u zavisnosti od izabranog režima.44 149 .Stanje 7 6 5 4 3 2 1 0 7 … Zatečeno stanje Q2 Q1 1 1 1 1 1 0 1 0 0 1 0 1 0 0 0 0 1 1 … … Q0 1 0 1 0 1 0 1 0 1 … Uslovi prelaska J2K2 J1K1 J0K0 00 00 11 00 11 11 00 00 11 11 11 11 00 00 11 00 11 11 00 00 11 11 11 11 00 00 11 … … … Tabela 13 Q2 1 1 1 0 0 0 0 1 1 … Sledeće stanje Q1 1 0 0 1 1 0 0 1 1 … Q0 0 1 0 1 0 1 0 1 0 … Jednačine (13) se mogu generalisati.

Na osnovu izraza formirane su kombinacione mreže za generisanje uslova brojanja za obostrani brojač sa paralelnim prenosom. prema tome. Tmin = t df + 2t dl Maksimalna učestanost takta je recipročna vrednost minimalne periode.48 prikazana je dopunjena šema brojača sa slike 8. pre početka brojanja. Brojač Slika 8. asinhronim signalom LOAD. Brojač je sinhron iako se taktni impuls ne dovodi direktno na ulaz flipflopa. Slika 8.47 8.45. Slika 8.47.19 BROJAČI SA PARALELNIM UPISOM Paralelni upis omogućava da se u brojač.b) je sa paralelnim prenosom i koristi odvojene taktne impulse za brojanje unapred (CUP) i za brojanje unazad (CDWN). za sve stepene brojača taktni impuls propagira kroz isti broj logičkih kola.45 Sinhroni brojači. Logička šema jednog stepena obostranog brojača sa T flipflopovima prikazana je na slici 7. uključujući obostrane. Minimalna perioda taktnih impulsa je. međutim.49 prikazani su 150 .41. Na slici 8.46(a. upiše inicijalni sadržaj od kog će brojač početi da broji. Logička šema obostranog brojača sa serijskim prenosom je prikazana na slici 8. Na slici 8. mogu biti sintetizovani i korišćenjem ivičnih T flipflopova. tako da će se svi flipflopovi prebacivati jednovremeno. tako da je omogućen paralelni upis proizvoljnog sadržaja u brojač.

BORROW = Q 0 Q1 Q 2 Q 3 ⋅ CDWN (16) i služe za kaskadno vezivanje više brojača. Izlazni signali CARRY i BORROW su dati jednačinama: CARRY = Q0 Q1Q2 Q3 ⋅ CUP. Na slici 8. Svi flipflopovi se mogu resetovati signalom CLR. Slika 8.51 za L/C = 1 radi kao stacionarni registar.49. ima mogućnost paralelnog upisa podataka i može se resetovati signalom CLR.50 Brojač sa slike 8. Na slici (b) je simbol obostranog brojača sa slike 8. 151 .simboli za crtanje brojača.c) Logička šema brojača sa sinhronim paralelnim upisom je prikazana na slici 8.49 (a. odnosno. s tim da se CARRY izlaz prethodnog brojača priključuje na CUP ulaz narednog. Kada je L/C=0.b. radi kao sinhroni brojač.48.50. Na slici (a) je prikazan simbol brojača sa slike 8. BORROW izlaz prethodnog na CDWN narednog. koji sadrži četiri stepena brojanja sa dograđenom mogućnošću paralelnog upisa. Slika 8.c prikazan je brojač unazad sa mogućnošću paralelnog upisa. Brojač sa slike (c) menja stanje nakon uzlazne ivice taktnog impulsa.48.48 Slika 8. Dok je CLR =0 onemogućeno je i brojanje i upis novog sadržaja.

. mogu imati i sinhroni reset. Da bi se ostvario sinhroni reset. D2. bez obzira na logički nivo signala DAT. Slika 8.Dn-1 nazivaju se izlazi podataka -Programaranje ROM memorije je priključivanje izlaznih signala dekodera na ILI kola kodera -Memorijska reč je programirana informacija na svakoj adresi ROM memorije sa fiksnim sadržajem -Logička ILI kola u integrisanim ROM memorijama se mogu realizovati kao diodna 152 . najčešće međusobno jednakih..An-1 nazivaju se adresni ulazi . A1. D1. memorija se može samo citati Logička šema i simbol ROM memorije -Ulazni signali A0.. koja se specifičnim postupcima mogu formirati (programirati) da obavljaju određenu funkciju. A2. -Mogu se podeliti na programabilne kombinacione mreže i programibilne sekvencijalne komponente ROM memorija (Read Only Memory) -To su memorije sa konstantnim sadržajem koje predstavljaju integrisana kola u koja se posebnim postupkom upisuje željeni sadržaj..Brojači. potrebno je na D ulazima flipflopova obezbediti logičku nulu.Izlazni signali D0. pored sinhronog upisa sadržaja. kada je sadržaj upisan.51 9..Programabilne logičke mreže -Programabilna logička mreža (programmable logic device –PLD) je integrisano kolo koje sadrži skup digitalnih kola.

Gejtovi NMOS tranzistora se vezuju na odgovarajuću adresnu liniju. odnosno tranzistorima. Programabilne ROM memorije ( PROM ) Diodne PROM memorije se proizvode sa ugrađenim svim diodama. Proizvođač na osnovu zahtevanog sadržaja formira masku za izradu integrisanog kola sa diodama.Diodna ROM memorija -izlazi dekodera predstavljaju adresnu liniju -vertikalne linije predstavljaju linije podataka -linija podataka je na logičkom nivou 1 ako je priključena diodom na adresnu liniju. Na adresama gde se želi da izlazni podatak bude logička nula priključuje se NMOS. NMOS se izostavlja. ako je dioda izostavljena logički nivo je 0 -Umesto dioda mogu se koristiti bipolarni ili MOSFET tranzistori ROM memorija sa NMOS tranzistorima NMOS tranzistori čiji su drejn priključci spojeni na istu liniju podataka formiraju NILI kolo. a gde se želi logička jedinica. Programiranje opisanih ROM memorija se obavlja prilikom izrade integrisanog kola. 153 . Zbog ovakvog načina programiranja ove memorije se nazivaju mask-ROM. a redno sa svakom diodom je ugrađen topljivi osigurač.

154 . a na ostalim mestima ostaju jedinice.Proizvodi se sa ugrađenim svim tranzistorima tako da je sadržaj na svim adresama logička 0 . -glavni nedostatak PROM memorije je što se jednom upisani sadržaj ne može promeniti Programabilna ROM memorija sa mogućnošću brisanja U ovu grupu memeorije spadaju EPROM memorije.Programibilna diodna ROM memorija -kada memorija nije programirana na svim mestima su jedinice. EEPROM memorije i FLEŠ memorije -kao memorijske ćelije koriste se MOS tranzistori sa izolovanim gejtom.programiranje se obavlja pregorevanjem osigurača. Programabilna NMOS ROM memorija . PROM programatora.Tamo gde želimo da sadržaj bude nula izazove se pregorevanje osiguraca.NMOS programabilna memorija sa osiguračima ugrađenim redno sa drejnom . i to korišćenjem specijalnih uređaja. u koje se pomoću računara upiše željeni sadržaj.

EEPROM i FLEŠ memorije se razlikuju po načinu upisa i brisanja sadržaja iz memorijskih ćelija. Memorisanje logičke jedinice se obavlja ubacivanjem elektrona na izolovani gejt. željena linija podataka se priključuje na željeni napon (25V). a brisanje sadržaje istiskivanjem elektrona iz izolovanog gejta. odnosno na tom mestu je upisana logička jedinica. napon logičke jedinice na adresnoj liniji je dovoljan da formira kanal MOS tranzistora.a se obavlja dovođenjem povišenog napona na gejt memorijskog tranzistora.svetlošću Programabilna ROM memorija sa mogućnošću električnog brisanja – EEPROM Upis logičke jedinice u ćeliju EEPROM. tako što se za brisanje na gejt priključuje napon suprotnog polariteta od napona za upis. EPROM memorije (Eresable programmable read only memory ) EPROM memorija Kada EPROM nije programiran. 155 . odnosno rasterećivanje izolovanog gejta obavlja se osvetljavanjem memorijske matrice UV.izolacija obezbeđuje da tovar na gejtu ostaje više od 10 godina . EPROM.MOS tranzistor sa izolovan .brisanje EPROM memorije. tako da je sadržaj svih lokacija u memoriji nula. . Kada se isključi povišeni napon izolovani gejt ostaje negativno naelektrisan. Da bi se na određenoj lokaciji upisala logička jedinica. Brisanje EEPROM-a se obavlja električno.svaki tranzistor ima dva gejta : -izolovani gejt okružen sa SiO2 -neizolovani kontrolni gejt Da li će tranzistor biti provodan ili ne zavisi od nagomilanog električnog tovara na izolovanom gejtu.

primenjuje se za izradu memorija većeg kapaciteta. Tako se smanjuje broj dekoderskih kola i fizički raspored komponenata memorije se približava kvadratnom obliku 156 .zbog toga je ova memorija izdeljena na sektore .Sve vrste memorija koje kao medijum za pamćenje koriste tranzistore sa izolovanim gejtom imaju ograničen broj upisa i brisanja sadržaja (104.u okviru sektora sors priključci svih tranzistora sa izolovanim gejtom su spojeni zajedno i mogu se priključiti bilo na masu bilo na napon Vp (10 do 12V) Funkcionalna šema sektora FLEŠ memorije Pre brisanja sektora u sve tranzistore u sektoru mora se upisati logička jedinica. .memorijski sa izolovanim gejtom ( Tf ) .ovo je omogućeno smanjenjem dimenzija linija i korišćenjem samo jednog tranzistora sa izolovanim gejtom po memorijskoj ćeliji .ona se odlikuje većom brzinom upisa i većom gustinom pakovanja .106).selekcioni ( Ts ) Tranzistori T1.1 Dvodimenzionalno dekodovanje adresa memorije . T3 su zajednički za celu memoriju. Posebna vrsta EEPROM memorija je FLEŠ memorija. 9.Memorijska ćelija EEPROM-a sadrži dva tranzistora : . T2.

EPROM ili EEPROM. U slučaju da je memorija PROM.ROM memorija 32 x 2 sa dvodimenzionalnim dekoderom Dvodimenzionalno dekodovanje se primenjuje za sve vrste ROM memorija. Organizacija 64K x 8 ROM memorije - blok šema tipične ROM 2n x m memorije 157 . izlazni multiplekseri treba da budu sa bilateralnim prekidačima kako bi se omogućilo programiranje memorije.

vreme pristupa nakon selekcije čipa ( Access Time From Chip Select ) 158 . . korišćenjem viših adresnih bita Formiranje memorije 64K x 8 pomoću čipova 32K x 8 Da bi sadržaj ROM memorija bio ispravno pročitan neophodno je voditi računa o vremenu propagacije unutar memorijskog čipa.izlazni Di priključci se priključuju na zajedničku magistralu .signal OE je takođe zajednički za sve memorijske čipove .Blok šema i simbol 2nx m ROM memorije Formiranje memorije većeg kapaciteta od čipova manjeg kapaciteta obavlja se tako što se na sve čipove priključe zajednički adresni ulazi sa nižim indeksima.signal CS se generiše za svaki čip posebno. Karakteristična vremena propagacije ROM memorija Za sve ROM memorije karakteristična su sledeća vremena : tAA – vreme pristupa nakon promene adrese( Access Time From Address ) tACS .

2 Kombinacione programabilne komponente Formiranje suma logičkih proizvoda pomoću ROM memorija je neekonomično. mrežom sa slike mogu se formirati proizvoljnih 4 od mogućih 8 različitih logičkih proizvoda. Pregorevanjem osigurača u ILI matrici u svakom od izlaznih ILI kola formira se željena suma logičkih proizvoda.tOE – vreme dozvole izlaza nakon OE ili CS ( Output Enable Time ) tOZ – vreme prelaska izlaza u stanje visoke impedanse (Output Disable Time ) tOH – vreme držanja podataka nakon promene adrese (Output Hold Time ) 9. koja formiraju proizvode ulaznih promenljivih. priključeni su svi ulazni signali i komplementi ulaznih signala. Programabilni logički nizovi ( PLA ) - je kombinaciona programamabilna mreža pomoću koje može da se realizuje bilo koja funkcija oblika sume logičkih proizvoda ulaznih promenljivih Logička šema PLA komponente - - na svako od logičkih I kola. Bipolarna PLA komponente se najčešće izrađuju kao matrica diodnih NI kola. Iz tog razloga se izrađuju programabilni nizovi logičkih kola pomoću kojih se mogu programiranjem formirati samo željeni proizvodi i sume programski izabranih proizvoda.Pregorevanjem osigurača u I matrici. Diodna PLA komponenta 159 .

isto kao EPROM i EEPROM memorije brisati i ponovo programirati PLA komponenta sa mognćnošću brisanja Neprogramirana PLA Programirana PLA Standarni simbol za 3 x 2 PLA (4) - zvedicama su označeni neprovodni tranzistori simbolima za I i ILI kola označene su logičke funkcije I i ILI matrice. kada se mogu.- na izlazu PLA se formira suma proizvoda PLA komponente se izrađuju i u NMOS i CMOS tehnologiji Mogu biti izrađene sa mogućnošću programiranja pregorevanjem osigurača ili sa MOS tranzistorima sa izolovanim gejtom.imaju programabilnu I matricu i 160 . a baferima sa direktnim i komplementarnim izlazima simbolično su prikazani ulazni invertori Programabilni logički nizovi sa fiksnom ILI matricom PAL (Programmable Array Logic) Karakteristično za PAL komponente je da : .

Dovođenjem višeg napona na pojedine priključke dolazi do pregorevanja osigurača ili do naelektrisanja izolovanog gejta zavisno od tipa komponente.n maksimalan broj pomenljivih koje mogu da formiraju logički proizvod . Programibilna komponenta PAL16L8 .fiksnu ILI matricu .L označava da se radi o logičkoj (kombinacionoj) PAL komponenti .izlazi iz PAL-a su trostatički invertori koji se aktiviraju programiranom kombinaciom ulaznih promenljivih -sadrži bidirekcione priključke.standardan način označavanja PAL komponenti je PALnLm gde je: .. Programiranje PAL komponenti se obavlja slično kao i ROM memorija. 161 .m označava broj ILI kola u fiksnoj ILI matrici Proizvode se i PAL mreže sa dodatnim mogućnostima u odnosu na standardne PALnLm. odnosno pojedini priključci su ulazni ili izlazni zavisno od logičkog signala dozvole na izlaznom trostatičkom invertoru.

n maksimalan broj promenljivih za formiranje logičkog proizvoda .Logička šema formiranja sume proizvoda PAL-om 16P8A 9.3 Sekvencijalne programabilne komponente - ove komponente najčešće sadrže FLIP-FLOPOVE koji se pobuđuju zajedničkim taktnim impulsom i nazivaju se registarske PLD komponente Registarske programabilne komponente registarske PLD koriste programabilnu I i fiksnu ILI matricu. pa se nazivaju registarske PAL komponente Označavaju se sa PALnRm gde je : .m definiše broj flipflopova - 162 .R označava da se radi o registarskom PAL-u .

vreme postavljanja flipflopova tPD.vreme propagacije od ulaza u PAL do izlaza invertora za povratnu spregu na I matricu (odnosi se samo na kombinacione izlaze) - 163 . To zavisi od različitih vremenskih parametara. a izlazni invertori zajednički signal dozvole OE.- Logička šema komponente PAL16R6 komponenta sadrži 6 D-flipflopova koji su preko trostatičkih invertora izvedeni na izlazne priključke PAL-a. Flipflopovi imaju zajednički signal CLK. Za registarsku PAL komponentu u katalozima se navodi : tCLK-vreme propagacije od aktivne ivice CLK do ulaznih priključaka u I kola (uključuje kašnjejne kroz flipflop i kroz interne invertore) tsu. Komponenta ima i 2 kombinaciona ulazno/izlazna priključka.Za ispravno funkcionisanje svakog flipflopa nephodno je da se na kontrolnim ulazima uspostavi stabilan logički nivo. .

164 .Bidirekcioni pomerački registar realizovan PAL-om 16R6 Za ilustraciju primene PAL komponenti na ovoj slici je prikazan PAL16R6 programiran da obavlja funkciju bidirekcionog pomeračkog registra sa sledeće slike Bidirekcioni pomerački registar 74LS194 Pored registarskih PALnRm komponenti proizvode se i druge familije programabilnih registarskih PAL-ova od kojih su najpoznatije RP i X familije.

odnosno savijeni NILI (Folded NOR) nizovi. Naziv savijeni niz je proizašao iz konfiguracije matrice pošto se izlaz svakog logičkog kola u matrici savija i vraća na programabilnu matricu kao ulazni signal za druga kola. Programabilna savijena NI matrica Generisanje funkcije savijenom NI matricom -savijeni NI i NILI se uglavnom koriste za formiranje kombinacione mreže za dekodovanje. Programabilne komponente sa više logičkih nivoa - to su komponente u kojima se kombinaciona mreža realizuje korišćenjem samo NI ili samo NILI logičkih kola. Ovakve programabilne matrice se nazivaju savijeni NI (Folded NAND).Segment registarskog PAL-a sa promenom polariteta Segment PAL-a 20x8 Zajedničko za sve kombinacione i sekvencijalne PAL komponente bilo koje familije je da imaju programabilnu I i fiksnu ILI matricu. 165 .

Njom se formiraju i kombinacione mreže za generisanje izlaznih funkcija kombinacionih izlaza i uslov za generisanje signala LE. ako postoji potreba za memorisanjem ulaznih signala. Ova komponenta programira se i kao EEPROM memorije. LCA (Logic cell array) nizovi logičkih ćelija -razvijeni sredinom 80-ih -specifičnost LCA komponenti je da sadrže više desetina logičkih blokova koji se mogu programski konfigurisati da obavljaju rauličite kombinacione ili sevencijalne funkcije. Savijenom NILI matricom se obezbeđuje formiranje kombinacione mreže za dekoder sledećeg stanja za registarske ulaze.- Logička šema programabilne komponente XL78C800 Ova slika ilustruje segment programabilne sekvencijalne mreže koja koristi savijenu NILI matricu. Programabilni logički blok 166 . Njen priključak IOj može biti i izlazni i ulazni.

u koju se može i upisati i pročitati informacija u proizvoljnom trenutku. Logička šema statičke RAM memorije sa jednodimenzionalnim dekoderom prikazana je na slici: 167 .Makroćelije Makroćelija ALTERA serija 7000 -makroćelija se sastoji od I matrice za formiranje logičkih proizvoda. neophodno je periodično obavljati "osvežavanje" memorije. 10. što na neki način označava da je vreme za upis ili čitanje. Da bi informacija ostala zapamćena u dinamičkoj memoriji. nezavisno od adrese na kojoj se čitanje ili upis obavlja. Informacija upisana u statičku memoriju ostaje zapamćena sve dok je memorija priključena na napon napajanja. zbog neophodnih mehaničkih pomeranja diska ili trake. Selekcija registra u koji će se upisati. Magnetne i optičke memorije se uglavnom koriste za memorisanje velikog broja digitalnih informacija. najčešće se koriste poluprovodničke. Zavisno od medijuma na kome se informacija pamti. ili iz koga će se pročitati informacija.1 STATIČKE POLUPROVODNIČKE MEMORIJE Statička RAM memorija (SRAM) predstavlja skup stacionarnih registara sa zajedničkim ulaznim i izlaznim priključcima. 10. naziva se RAM memorija. Poluprovodničke memorije mogu biti statičke i dinamičke. Poluprovodničke RAM memorije gube sadržaj kada se isključi napon napajanja. obavlja se adresnim dekoderom. tako da ove memorije spadaju u klasu postojanih memorija. Informacija u ovim memorijama ostaje zapamćena i kada je isključeno električno napajanje. Vreme upisa i čitanja informacija je relativno dugačko. Naziv RAM dolazi od engleskog naziva random access memory (memorija sa slučajnim pristupom). tako da spadaju u klasu nepostojanih memorija. magnetne i optičke memorije. MEMORIJE Memorije u digitalnim sistemima predstavljaju sklopove u koje se može upisati i iz kojih se može pročitati informacija. Poluprovodnička memorija. matrice za selekciju formiranih logičkih proizvoda i programabilnog flipflopa.

Širina upisnog impulsa (write pulse width). Sve adresne linije moraju da ostanu stabilne nakon WE impulsa. DIN1. Širina upisnog impulsa treba da bude veća od vremena potrebnog za upis sadržaja u bistabilni element u memoriji. čime su podaci upisani u i-ti registar memorije pristupačni na izlaznim priključcima DOUT0.….Vreme držanja adrese nakon upisa (address hold time after write). Adresna linija wi se postavlja na logički nivo wi =1. upisni ciklus u neku drugu lokaciju može da počne nakon vremena tWC = tAS + tAH + tWP od trenutka kada su adresne linije za upis informacije na adresi i postale stabilne..Vreme postavljanja podataka pre kraja upisa (dala setup time before end of write). Čitanje upisane digitalne informacije obavlja se adresiranjem i-tog registra. Ovo vreme zavisi od vremena postavljanja korišćenih memorijskih elemenata.Vreme postavljanja CS pre kraja upisa (chip select setup before end of write). DOUT1..U svaki od 2n stacionarnih registara može se upisati po jedna digitalna reč od m bita...…. tWP . Navedena tri vremenska intervala definišu dužinu ciklusa upisa u memoriju. 168 . Značenje karakterističnih vremenskih intervalaje: tAS . čime se izlazna trostatička kola selektovanog registra priključuju na izlazne linije podataka. DOUTm-1. tDS .Vreme postavljanja adrese pre upisa (address setup time before write). A1... selektuje se memorijski čip i dovođenjem impulsa na kontrolni ulaz WE (write enable) u selektovani registar se upisuje sadržaj prisutan na DIN0.An-1 koduje se lokacija i-tog memorijskog registra. kao i o vremenu postavljanja i vremenu držanja memorijskih komponenti. odnosno. Postavljanjem CS=1 i OE=1. kako bi se obezbedio ispravan upis sadržaja u i-tu memorijsku lokaciju. tCSW . Signal WE ne sme da postane aktivan pre isteka tAS od trenutka kada su sve adresne linije zauzele stabilnu vrednost. aktiviraju se izlazni trostatički baferi. Postavljanjem CS=1. Adresnim ulazima A0.DINm-1 ulaznim linijama podataka. tAH . Na slici je prikazan vremenski dijagram upisnog ciklusa u i-ti registar memorije: Označena su minimalna vremena između aktiviranja i deaktiviranja pojedinih signala. treba voditi računa o karakterističnim vremenima propagacije kroz kontrolna kola memorije. Sadržaj ostaje upisan sve dok se istim postupkom ne promeni ili dok se ne isključi napon napajanja. Da bi podaci bili ispravno upisani i pročitani iz RAM memorije.

L=0 aktiviraju T6. kada je selektovan red. Iz tog razloga. koji formiraju leč kola. visokom nivou. kada je ćelija selektovana (yi = 1. U cilju smanjenja broja dekoderskih kola i u cilju formiranja kvadratne matrice memorijskih ćelija RAM memorije se izrađuju sa dvodimenzionalnim dekodovanjem. otpornosti kanala tranzistora Tf3 i Tf4. Ako u ćeliju i treba upisati sadržaj 1. dok su NILI kola i tranzistori T1 do T7 zajednički za celu kolonu. Ako je u memorijsku ćeliju i na slici. signal CLK. 169 . tranzistora za upis T5 i T6 i tranzistora za selekciju kolone T7. selektuje red. što preko provodnog tranzistora Tsi prebacuje SR leč ćelije i. Takode. u jednoj koloni mogu biti od nekoliko stotina do nekoliko hiljada memorijskih ćelija. nakon što WE postane neaktivan. Na ovaj način je broj tranzistora memorijske ćelije sveden na 6. obara naponski nivo linije Q . postavljanjem Yi=1. Naponski nivo linije Q biće VDD. i Tf2. Kada se. odnosno R priključku bude niži od praga provođenja tranzistora Tf1. NMOS tranzistori T1 do T6 i selektovani SR leč. Na slici je prikazana šema jedne kolone RAM memorije u CMOS tehnologiji. Tranzistor T5 postaje provodan. što je sadržaj ćelije i. Na invertujućem ulazu diferencijalnog pojačavača biće napon VDD. formiraju D leč. Da bi u SR leč mogao da se upisuje željeni sadržaj neophodno je da. Tranzistor T7 postaje provodan. Radi veće gustine pakovanja. NMOS tranzistorima Ts i Ts*. Zavisno od kapaciteta memorije. podaci moraju ostati stabilni. Kada se postavi OE=1. priključuje na zajedničke linije Q i Q .L=0. a tranzistor T4 će ostati neprovodan jer je napon V0 niži od praga provođenja tranzistora T4. teži se da memorijske ćelije imaju što je moguće manji broj tranzistora. prilikom upisa. su nekoliko puta veće od otpornosti kanala selekcionih tranzistora Ts odnosno Ts*. tranzistori Tsi i Tsi* postaju provodni i priključuju ćeliju i na Q i Q linije.tDH . wk = 1). napon na S. Pošto je gejt tranzistora T3 na naponu VDD.Vreme držanja podataka nakon kraja upisa (dala hold time after end of write). kao i trostatički diferencijalni pojačavač. T3 i T7. otpornosti kanala tranzistora T1 i T2 moraju biti znatno veće od otpornosti kanala tranzistora u leč kolima. upisana logička nula. za vreme čitanja. Svaka memorijska ćelija je SR leč kolo formirano od dva CMOS invertora koje se. Tranzistor T7 služi za selekciju kolone. Za vreme tDH.L na neaktivnom. dok je na neinvertujućem niži napon. tranzistor T3 je provodan. Kada se upisuje 0. a tranzistori T5 i T6 ostaju neprovodni pošto je. Tranzistori T8 i T9. su zajednički za sve kolone na koje su priključene memorijske ćelije u koje se upisuje podatak DINp. u SR leč kolu su provodni tranzistori Tf2 i Tf4. DINp=0 i CLK. Da bi se pročitao sadržaj ćelije i. potrebno je selektovati kolonu postavljanjem wk=1. na ulaz DINp se postavlja DINp=l i aktivira se upis postavljanjem CLK. a na liniji Q će biti napon V0. na izlazu pojačavača biće DOUTp=0. što ima za posledicu obaranje naponskog nivoa linije Q. znatno niži od VDD. NILI kola na slici. određen otpornostima kanala provodnih tranzistora T9.

Ponovni upis se naziva osvežavanje sadržaja. a kada se selektuje red. Statičke memorije se u CMOS tehnologiji izrađuju sa jednim. napon sa kondenzatora CM prenosi na liniju selekcije kolone i može se pročitati. Da se ovo ne bi dogodilo. kroz provodni tranzistor. bude niži od praga provođenja tranzistora T3. za vreme dok je neprovodan. takođe se selektuje red. Maksimalno se prave do kapaciteta 64Kx8 i zavisno od tipa. Bipolarne memorije su po pravilu brže. Na slici je prikazana kontrolna logika za RAM sa bidirekcionim priključcima. kada je zapamćena logička jedinica. napon na kondenzatoru bi ostao nepromenjen sve do ponovne selekcije reda. a i zbog male kapacitivnosti kondenzatora Cu. 4 ili 8 bita podataka. statičke RAM memorije se često izrađuju sa zajedničkim. 170 . svakih 2 do 4 ms treba ponovo upisivati informaciju u memorijsku ćeliju. Pošto se upis i čitanje iz memorije nikad ne obavlja jednovremeno. na liniju "selekcija kolone" dovede napon VDD ili 0. Ovakva memorija bazira pamćenje informacije na električnom punjenju kondenzatora. zapamćeni napon na kondenzatoru. Da bi se realizovala memorija sa većom gustinom pakovanja konstruisana je memorija sa samo jednim tranzistorom i jednim kondenzatorom po memorijskoj ćeliji. Obezbeđeno je da su prilikom upisa. a najbrže se izrađuju u ECL tehnologiji gde vreme pristupa može biti i manje od 10 ns. ali znatno manjeg kapaciteta. eksponencijalno opada i nakon nekoliko ms zapamćena informacija bi se izgubila. Da bi se postigla velika gustina pakovanja. prilikom upisa. Zbog konačne otpornosti neprovodnog MOS tranzistora. pa je i kapacitivnost kondenzatora veoma mala (reda 10-13 F). a RAM memorija koja sadrži ćelije kojima je neophodno periodično osvežavanje se naziva dinamička RAM memorija. Na slici je prikazana jedna ćelija memorije kod koje se informacija pamti na taj način što se. kada je WE=1. odnosno T4. MOSFET tranzistor postaje provodan tako da se kondenzator CM napuni na napon VDD ili se isprazni na 0 V. Kad bi otpornost MOS tranzistora. 10. kondenzator u memorijskim ćelijama je veoma malih dimenzija. vreme pristupa se kreće u granicama od 12 ns do 150 ns.kako bi se obezbedilo da napon V0.2 DINAMIČKE POLUPROVODNIČKE MEMORIJE Svaka memorijska ćelija u statičkoj RAM memoriji se sastoji od najmanje četiri do šest tranzistora. ili skraćeno DRAM. bila beskonačno velika. tako da se. bidirekcionim priključcima za podatke. Prilikom čitanja memorijske ćelije. prilikom čitanja. izlazni trostatički pojačavači u stanju visoke impedanse.

odnosno logički nivo. a preko još uvek provodnog TMi i kondenzator memorijske ćelije CMi. Jednovremeno se signalom SEL=1 isključuje tranzistor T3. gde je VTM minimalan napon na memorijskom kondenzatoru koji će se detektovati kao logička jedinica. Za vreme dok ni jedna od memorijskih ćelija nije priključena na liniju kolone tranzistor T3 je provodan i ulaz pojačavača (linija kolone) je priključen na napon jednak pragu provođenja pojačavača. Ako je naponski nivo Vul veći od VTA. 171 . pošto selektovani CMi sa Cp formira kapacitivni razdelnik napona. Naponi Vul i Vizl postaju nula. U trenutku t0 selektovana je i-ta ćeliji postavljanjem Yi=1. odnosno da je na memorijskom kondenzatoru CMi napon veći od VTM. na izlazu pojačavača će biti Vizl = VDD. na izlazu pojačavača će biti nulti naponski. Pretpostavljeno je da je raniji sadržaj ćelije i bio 1. odnosno logičkog nivoa na liniji kolone. koristi se osetljivi pojačavač A sa pragom provođenja podešenim na napon VTA. generisanjem upisnog signala W. Vremenski dijagram upisa. čitanja i osvežavanja sadržaja i-te memorijske ćelije u koloni memorije prikazan je na slici. Kod memorija velikog kapaciteta broj ćelija priključenih na jednu kolonu može biti više hiljada.Svaka ćelija memorije se sastoji od jednog MOS tranzistora i jednog memorijskog kondenzatora CMi. U trenutku t1. TMi postaje provodan i priključuje CMi na liniju kolone. Postojanje kapacitivnosti Cp prouzrokuje da je. odnosno. kondenzator Cp je napunjen na napon VTA. a ako je ulazni nivo napona manji od praga provođenja. preko T2 prazni se kondenzator Cp. koja je 10 do 20 puta veća od kapacitivnosti CMi. promena napona na liniji kolone svega 100-200 mV. tako da je linija kolone relativno dugačka i sa podlogom čipa formira parazitnu kapacitivnost Cp. prilikom čitanja. pošto je DIN=0. za detekciju naponskog. Iz tog razloga.

Ako napon kondenzatora opadne ispod napona VTM. a Vizl je neodređen. Napon Vul se povećava tako da je na izlazu pojačavača napon VDD. tako daje prethodno zapamćeno stanje "osveženo". za razliku od starijih tipova dinamičkih memorija. U tom cilju. proces osvežavanja memorije treba da se obavi u što kraćem vremenu. čime se CMi i Cp pune na napon VDD. Ovim je u memorijsku ćeliju i upisana vrednost logičke nule. u trenutku t3 ponovo je selektovana ćelija i postavljanjem Yi=1. tako da postaje Vizl = 0. Čitanje zapamćene jedinice počinje u trenutku t9. a ako je memorija velikog kapaciteta. što ponovo dopunjava memorijski kondenzator na napon VDD. Da bi se pročitao sadržaj ćelije i. Takode. ponovnom selekcijom ite ćelije. Uključivanjem tranzistora T1. generisanjem R=1. U trenutku t7. a osvežavanje se obavlja jednovremeno u svim ćelijama u jednom redu. uključuje se T1 čime se kondenzatori Cp i CMi prazne kroz malu izlaznu otpornost pojačavača. neophodno je da se ciklus čitanja ponovi pre nego što VMi opadne na VTM. Da bi memorija bila raspoloživa za upis i čitanje sadržaja. Preko T3 se na ulaz pojačavača priključuje VTA. tako da korisnik. Ako čitanje usledi pre nego što napon VMi opadne do napona VTM. u cilju sniženja cene memorijskog čipa. posto je Vul =VTA. tako da se napon sa DIN ulaza prenosi na liniju kolone. adresiranje svih lokacija bi trajalo duže od vremena potrebnog za osvežavanje. Kod realnih memorija vreme držanja napona na memorijskom kondenzatoru iznosi nekoliko ms. selekcijom i-te ćelije porast napona Vul će biti dovoljan da izlazni pojačavač detektuje visok logički nivo. u vremenu između t4 i t5. koči se tranzistor TMi i memorijski kondenzator ostaje napunjen na naponu VDD. kondenzator CMi se prazni i zapamćeni napon opada po eksponencijalnom zakonu. pada ispod nivoa VTA.U trenutku t2 ukida se signal za upis W i signal selekcije Yi. Upis logičke jedinice u lokaciju i počinje u trenutku t6 selekcijom ćelije. U trenutku t11 uklanjanjem selekcije i signala čitanja. U trenutku t4. Zbog konačne otpornosti zakočenog tranzistora TMi. Provodan T3 obara napon linije kolone na VTA. da bi broj spoljnih priključaka bio što manji. signalom R u trenutku t10 napon linije kolone postaje ponovo VDD. informacija će biti izgubljena. Da bi prethodno zapamćena informacija u ćeliji i bila dostupna na izlaznom priključku DOUT. sinhrono sa signalom R. Savremene dinamičke memorije su kapaciteta od 64Kx1 do 1Mx4. Osvežavanje se obavlja adresiranjem svakog reda i postavljanjem R=l. U vremenu između t5 i t6 na kondenzatoru CMi ostaje nulti napon. napon Vul. Kako digitalni sistemi u kojima se koriste memorije nemaju potrebu da čitaju sve memorijske lokacije u regularnim vremenskim intervalima. da osvežava sadržaje svih lokacija. memorije se izrađuju sa zajedničkim adresnim ulazima za selekciju reda i selekciju kolone. odnosno da bi se osvežilo zapamćeno stanje. Pošto je CMi bio prazan. U trenutku t7 signalom upisa W otvara se T2. napon na memorijskom kondenzatoru ponovo počinje da opada. s tim što je za vreme osvežavanja onemogućen izlaz (OE = 0). neophodno je da postoji lokalni kontroler dinamičke memorije koji će. kako bi za vreme osvežavanja DOUT izlaz bio u stanju visoke impedanse. nezavisno od zahteva za upis ili čitanje. U okviru integrisanog kola se nalazi i kontroler osvežavanja. ne mora da vodi računa o redosledu generisanja adresa za osvežavanje. Izlazni napon pojačavača postaje neodređen s obzirom da je napon VTA napon praga provođenja. Napon VMi na memorijskom kondenzatoru CMi ostaje 0. Osvežavanje sadržaja ćelije i se ponavlja u vremenskom periodu od t12 do tl4. a da bi informacija ostala zapamćena. kada postaje Yi = 0. čime postaje SEL=0. Ovim je regenerisan nulti naponski nivo na memorijskom kondenzatom CMi. Primer organizacije memorije DRAM 64Kx1 prikazan je na slici: 172 . dinamičke memorije uvek koriste dvodimenzionalno dekodovanje. Zbog SEL=1 isključuje se T3 i Cp se prazni u CMi tako da napon na liniji kolone postaje niži od VTA što prouzrokuje da izlazni napon pojačavača bude 0. treba generisati signal OE.

Kontrolnim signalom WE.L = 1).L (column address strobe) se binarno kodovana adresa kolone upisuje u registar kolone. Feroelektrični efekat je osobina materijala da zadrži električnu polarizaciju u odsustvu električnog polja.Memorija sadrži 216= 65536 memorijskih ćelija raspoređenih u matricu od 256 redova i 256 kolona.L se definiše pristup memoriji radi upisa (WE. u zavisnosti od smera. Naziv "feroelektrični efekat" je izveden na osnovu sličnosti sa osobinama feromagnetnih materijala da zadržavaju magnetnu polarizaciju i u odsustvu spoljnog magnetnog polja. pomerati centralni atom u jedan od stabilnih položaja. centralni atom zadržava položaj u kome se zatekao. što omogućava izradu postojanih RAM memorija koje zadržavaju sadržaj i po nestanku napona.3 FRAM MEMORIJE Krajem 1994 godine pojavila se feroelektrična memorija sa slučajnim pristupom (ferroelectric random access memory . Kada se primenjeno električno polje ukine. Primenjeno (interno) električno polje će.L = 0). Zatim se istim adresnim linijama koduje broj kolone i signalom CAS. 10. Adresiranje memorijske ćelije se obavlja na taj način što se adresnim ulazima Ai koduje željeni broj reda i signalom RAS.L (row address strobe) se broj reda upisuje u registar reda. A i B. 173 . Feroelektrični materijal je neosetljiv na magnetno polje. Svaka od 256 kolona sadrži izlazno-ulazna kola. ili radi čitanja (WE. a konstrukcija FRAM memorija je takva daje sama memorijska komponenta zaštićena od spoljnjeg električnog polja. Uprošćeni model kristala feroelektričnog materijala prikazan je na slici: Centralni atom ima dva stabilna položaja.FRAM).

ako se centralni atom zatekao u položaju da primenjeno električno polje ne pomera atom. Zajednička linija se stalno drži na potenccijalu Vdd/2. ako se centrlni atom pomera pod dejstvom električnog polja. Za upis u FRAM memorijsku ćeliju dovoljno je primeniti električno polje u trajanju reda 100 ns. Ovakav način čitanja memorije se naziva destruktivan. (pošto je zajednička linija na potencijalu Vdd/2. a na adresnu liniju i napon Vdd. ali sada u oba kondenzatora generišu polje istog smera. dok će u kondenzatoru CQ preći iz stanja B u stanje A. dodatna logička mreža ugrađena u memorijsku komponentu obezbeđuje da se pročitan podatak ponovo upiše u istu memorijsku ćeliju. do više Gb 174 . kapacitivnost će biti relativno mala. Kada se adresira i-ta ćelija (dovođenjem kratkotrajnog impulsa na adresnu liniju i). naime.Ako se feroelektrični materijal (sačinjen od opisanih kristala) iskoristi kao dielektrik kondenzatora. napon na liniji VQ će biti niži od napona VQ i na izlazu komparatora će se generisati impuls Dout=1. dok EEPROM zahteva 10 do 15 V. Centralni atomi u kristalima dielektrika kondenzatora CQ će se postaviti u stabilno stanje A. a u kondenzatoru CQ u stabilno stanje B. Očekuje se da će FRAM memorije potisnuti EEPROM memorije. Na slici je prikazana jedna kolona FRAM memorije. Radni napon FRAM memorija je 5 V. bistabilnih. Ako. Ovo stanje ostaje zapamćeno bez obzira na postojanje napona napajanja. pošto je nakon čitanja podatak izbrisan. Kondenzatori CQ i CQ su kondenzatori sa feroelektričnim dielektrikom. Potreban kapacitet RAM memorije se kreće od nekoliko desetina Kb za specijalizovane mikroračunarske sisteme. na linije podataka se dovode naponi: VQ = Vdd i VQ = 0 . Zbog povećane kapacitivnosti CQ za vreme postojanja adresnog impulsa. 10. tada će se takav kondenzator ponašati kao kondenzator promenljive kapacitivnosti. Međutim. Centralni atomi u dielektriku kondenzatora CQ neće promeniti stabilno stanje. Ova promena kapacitivnosti se koristi za formiranje memorijskih. EEPROM memorije imaju ograničen broj izmena sadržaja 104 do 105 ciklusa upisa. na adresi i treba da se upiše podatak Q = 1. ponovo oba tranzistora postaju provodna. Za upis podataka u memoriju na linije podataka se dovode prava i komplementarna vrednost binarnog podatka za upis. biće utrošena energija. elemenata. Da bi se pročitao sadržaj i-te ćelije na obe linije podataka se dovodi isti napon VQ = VQ = Vdd . električno polje u ova dva kondenzatora je suprotnog smera). na primer. Oba MOSFET tranzistora u ćeliji postaju provodna. (što zbog utroška energije ima efekat povećane kapacitivnosti). što se manifestuje kao povećana kapacitivnost.4 PRIMENA RAM MEMORIJA Poluprovodničke RAM memorije su sastavni deo svakog računarskog sistema. Međutim. dok se kod FRAM memorija očekuje da broj ciklusa upisa bude veći od 1010.

Izabrano je da se na segmentu memorijskih adresa od 20000h do 2FFFFh koristi statička RAM memorija. Statičke memorije su manjeg kapaciteta po čipu. ima zajedničke ulaznoizlazne priključke za podatke. cena DRAM memorije je niža od SRAM istog kapaciteta. a na raspolaganju su memorijski čipovi kapaciteta 8Kx8. Kapacitet RAM memorije personalnih računara je najčešće u granicama od 0. Dinamička memorija zahteva periodični impuls za osvežavanje svakih nekoliko ms. Kako se integnsana memorijska kola komercijalno izrađuju do kapaciteta 64 Kbyte (64Kx8). Ove impulsne promene struje mogu da generišu električne smetnje. ako su memorije dinamičke. po pravilu. Takođe je verovatnoća greške kod statičkih memorija manja nego kod dinamičkih. aktivni na niskom nivou. za realizaciju RAM memorije računarskog sistema neophodno je koristiti više čipova. tako da se koriste u sistemima gde se zahteva visoka pouzdanost.za velike super-računare. Selekcija čipa. struja napajanja se impulsno poveća za nekoliko desetina mA po čipu. Potrošnja struje dinamičkih memorija je znatno veća nego statičkih.5 ORGANIZACIJA STATIČKE MEMORIJE VEĆEG KAPACITETA U računarskim sistemima se razmena podataka sa memorijom uglavnom obavlja preko sistemske magistrale koja sadrži skup adresnih linija. skup linija podataka i skup kontrolnih linija. Pošto su na magistralama kontrolni signali. tako da prilikom korišćenja DRAM memorija treba posebno voditi računa o filtraciji napona napajanja. potrebno da se realizuje memorija od 64Kbyte (64Kx8). a time zauzimaju manje prostora na štampanoj ploči. I pored ovih nedostataka. Na slici je prikazan primer povezivanja memorije na sistem koji ima mogućnost adresiranja 1M (220) memorijskih reči. do 4Mbita (4Mxl). 175 .5 do 16 Mb. DRAM memorije se češće koriste. odnosno. s obzirom da imaju veću gustinu pakovanja. 10. Zbog manjeg broja čipova i jednostavnije štampane ploče. Ako je. upis i čitanje memorije se obavlja mrežom sa slike a. a koriste se u sistemima gde se zahteva veća brzina pristupa memoriji i manja potrošnja struje iz izvora za napajanje. za formiranje takve memorije potrebno je 8 čipova. memorijski čipovi se najčešće izrađuju sa kontrolnom mrežom čija je logička šema: Memorija na slici b. na primer. Dinamičke memorije zahtevaju manji broj integrisanih kola nego statičke. a prilikom svake selekcije reda. ako su u pitanju statičke memorije.

Jednovremeno su ulazi WE na svim memorijskim čipovima na aktivnom nivou. Na slici su prikazani logički simboli za najčešće korišćene dinamičke memorije. Noviji tipovi memorija. Osvežavanje se inicira signalom RAS.L na neaktivnom. Upis u memoriju se obavlja postavljanjem signala UPIS.L na aktivan nivo. Ulazno-izlazni priključci memorijskih čipova su međusobno paralelno povezani i obrazuju lokalnu memorijsku magistralu. dok će DIOi priključci svih ostalih čipova ostati u stanju visoke impedanse.Pošto za čitanje i upis u memoriju treba zadovoljiti propisanu vremensku sinhronizaciju adresnih. Kada MSEL. Sve dinamičke memorije imaju adresne priključke zajedničke za redove i kolone. Na lokalnu magistralu memorije se priključuju trostatički izlazi selektovanog čipa. podatak će se upisati samo na adresiranu lokaciju selektovanog čipa. 176 . koja je preko bidirekcionih bafera povezana na sistemsku magistralu podataka.L. Čitanje podataka iz memorije se obavlja aktiviranjem signala IZL. 10. po pravilu imaju bidirekcione ulazno-izlazne priključke (DIOi). adresirani memorijski čip se selektuje nakon vremena propagacije kroz dekoder. kontrolnim signalom MSEL.L signala.L. a osvežavanje se inicira signalom CAS za vreme dok je signal RAS neaktivan.L i CAS. kako je već rečeno. izlazi dekodera su. tako da je podatak.L signalom.6 ORGANIZACIJA DINAMIČKE MEMORIJE VEĆEG KAPACITETA Komercijalno raspoložive dinamičke memorije se izrađuju u pakovanjima sa jednim bitom po adresi i četiri bita po adresi. odnosno kolone. neaktivni. Pakovanja sa jednim bitom podatka po adresi imaju razdvojeni priključak za ulaz i izlaz podatka (DIN i DOUT). Za vreme dok je MSEL. visokom nivou. imaju ugrađen kontroler za osvežavanje. obavlja se signalima RAS. takode. dok memorije sa četiri bita po adresi. Istim. se aktiviraju predajni baferi na sistemsku magistralu.L postane aktivan.L se definiše trenutak aktiviranja CSi. čime se aktiviraju prijemni baferi sa sistemske magistrale. pročitan sa adresirane lokacije selektovanog čipa prisutan na magistrali podataka. IZL. aktivnim na niskom logičkom nivou. kontrolnih i signala podataka. Selekcija reda. međutim. Dinamičke memorije bez ugrađenog kontrolera zahtevaju eksterni brojač za kodovanje adrese osvežavanja.

sa mogućnošću adresiranja 220 adresa. Zavisno od nivoa signala WE u trenutku generisanja signala CAS. ili složenog eksperimenta. Kada je aktivan selekcioni signal CA. U svakom od čipova se memoriše odgovarajući bit podataka na svim adresama. silaznom ivicom signala RAS. Kada je selekcioni signal RA=l. Takođe. često je potrebno u digitalni sistem uneti parametre koji treba da ostanu zapamćeni i nakon isključivanja uređaja. ili akumuiatorske baterije koja će da napaja memoriju i kada nema mrežnog napajanja. Nepredviđenim nestankom napona napajanja bi ovi podaci bili izgubljeni. na ulaze čipova su priključene adresne linije A10 do A19. koje koduju adresu kolone. sa adresne magistrale. U mnogim primenama. odnosno.Na slici je prikazana organizacija dinamičke memorije kapaciteta 1Mx8.L se u registre reda u svim čipovima upisuje kodovana adresa reda. Jedan od načina da se sačuvaju podaci u RAM memoriji i nakon nestanka napona napajanja je priključivanje suve. ili će se iz memorije pročitati. na adresne ulaze memorijskih čipova su priključene linije magistrale A0 do A9. tako da je za realizaciju zadatog kapaciteta potrebno 8 čipova. Adresni i kontrolni signali su zajednički za sve čipove memorije. za vreme rada sistema u RAM se upisuju podaci koji su rezultat dužeg rada. a koristi se u sistemu sa 20 adresnih linija. s obzirom da gube sadržaj prilikom nestanka napona napajanja. Pošto memorijski čipovi imaju zajedničke adresne ulaze za kodovanje reda i kolone. u memoriju će se upisati. Memorija koristi čipove 1Mx1.L. trostatičkim kolima je formiran multiplekser adresnih linija.7 MEMORIJSKE KOMPONENTE ZA SPECIFIČNE PRIMENE Poluprovodničke RAM memorije spadaju u klasu nepostojanih memorija. Aktivna ivica signala CAS. sadržaj sa adresirane lokacije. Memorija je bez internog kontrolera osvežavanja. Baterijski podržane memorije (battery back-up RAM) Principijelna šema RAM memorije sa rezervnim baterijskim napajanjem data je na slici: 177 .L u registre kolona svih čipova upisuje adresu kolone. Aktivnom. 10.

a napon baterije VB = 4. Proizvođači garantuju radni vek baterije najmanje 10 godina.L. izlaz komparatora K postaje nula i zabranjuje pristup memoriji zbog CS2=0. ne troše struju iz baterije. a kada Vcc opadne ispod 4. napon baterije VB treba da je niži od napona napajanja Vcc. Logička kola u sistemu koji koristi memoriju ispravno rade pri naponu napajanja 4. U normalnom radu memorija se koristi kao statička RAM memorija. Memorija se sada napaja iz baterije naponom Vm=VB-Vd2 i sadržaj memorije ostaje zapamćen. zbog starenja. Ako se radi o suvoj bateriji. Da bi ostao funkcionalan i zabranjivao pristup memoriji kada je Vcc manji od VB. zbog pada napona na diodi D2. izlaz komparatora je na logičkom nivou 1. a pre isključenja napajanja se sadržaj RAM memorije prebacuje u EEPROM. komparator se napaja iz baterije naponom Vm kroz diodu D2. Uprošćena šema jedne memorijske ćelije NVRAM-a je prikazana na slici: 178 . koje.5 V. Sistem u kome se memorija nalazi bi pri sniženom naponu napajanja mogao da generiše nekontrolisane impulse i da pokvari sadržaj memorije. Za vreme dok postoji napon napajanja Vcc. Pošto je napon Vcc veći od VB. Ako je baterija akumulatorska. punjenje baterije se obavlja kroz otpornik R za vreme dok postoji Vcc. pristup memoriji se zabranjuje. a memorija se napaja naponom Vm=Vcc-Vd1 (Vd1 je pad napona na provodnoj diodi D1). Nakon nestanka mrežnog napona. otpornik R se izostavlja. što dozvoljava selekciju čipa signalom CSl. Najpovoljnije su CMOS statičke memorije. memorija je organizovana tako da se ceo sadržaj memorije jednovremeno prebacuje iz RAM u EEPROM memoriju i obratno. Iz tog razloga.5V. kada bateriji. može da opadne napon. pošto je pristup memoriji zabranjen. Da bi proces upisa u EEPROM trajao što kraće.5V. da bi se nakon uključenja ponovo prebacio u RAM. napon Vcc (zbog postojanja velikih kondenzatora u ispravljaču) sporo opada. U praksi je Vcc najčešće 5 V. kada Vcc opadne ispod VB. dioda D.Da bi memorija ispravno funkcionisala. Dioda D1 je sada neprovodna i sprečava protok struje iz baterije kroz ostale potrošače priključene na Vcc. Postojane poluprovodničke RAM memorije Postojane poluprovodničke RAM memorije (NVRAM) se mogu realizovati korišćenjem kombinacije statičke RAM i EEPROM memorije. Za vreme dok nema napajanja sadržaj je sačuvan u EEPROM memoriji. Korišćeni memorijski čip je projektovan da radi u opsegu napona napajanja od Vm=VB-Vd2 do Vm=Vcc-Vd1. je inverzno polarisana.8 V. Baterijski podržane memorije se biraju da imaju što manju potrošnju. Memorija treba da pouzdano zadržava sadržaj i pri naponu 3. Izrađuju se i memorijski čipovi u CMOS tehnologiji sa ugrađenom minijaturnom baterijom i kolom za sprečavanje selekcije čipa.

odnosno. Priključci podataka su bidirekcioni. postavlja se RC = 0. aktiviran je DC/DC pretvarač koji napone +VE i -VE priključuje na memorijsku matricu. Kao primer organizacije postojane RAM memorije. Kada je NE.L neaktivan.L. dok je probojni napon Zener diode D0 jednak naponu VE. na slici je prikazana blok šema 0. Kada je signal RC na nultom naponskom nivou ćelija EEPROM memorije je otkačena od leč kola. Naponi +VE i -VE se biraju tako da obezbeđuju naelektrisanje i pražnjenje izolovanog gejta memorijskog tranzistora u EEPROM ćeliji. Selekcija kolone je realizovana tako da se jednovremeno čitaju ili upisuju po 8 kolona u RAM. signalom NE. prenos iz RAM u EEPROM (store) i prenos iz EEPROM u RAM (recall). ili prenos iz EEPROM u RAM. NE.L i WE.L na aktivnom nivou.L (non-volatile enable) se omogućava pristup EEPROM ćelijama. statičkoj memoriji zabranjuje promena sadržaja.5Kx8 NVRAM memorije. pošto su naponi +VE i -VE zajednički za celu matricu. Takođe se. signal STORE pobuđuje interni monostabilni multivibrator. memoriji se ne može pristupiti. Kada je NE. Prebacivanje sadržaja iz RAM u EEPROM (režim store) se obavlja kada su signali CS. Za vreme prepisivanja sadržaja u EEPROM. Probojni napon Zener diode D1 je VE-VDD. a OE. što obezbeduje da su tranzistori TE. Za vreme trajanja kvizistabilnog stanja od 10 ms.L neaktivan. pošto su tranzistori TE i TE* neprovodni.L aktivni.Leč kolo koje sačinjavaju ukršteni invertori i tranzistori za selekciju Ts i Ts* predstavljaju ćeliju statičke memorije. memorija radi kao standardna statička memorija sa vremenom pristupa 100 do 250 ns. TE* i TR neprovodni.L obavljaće se prenos iz RAM u EEPROM. Prepisivanje sadržaja ćelije statičke memorije u ćeliju EEPROM memorije obavlja se priključivanjem napona +VE i -VE na visokonaponski invertor realizovan tranzistorima T0 i T1. U odnosu na statičke RAM memorije.L i OE. dok je prepisivanje sadržaja u toku. za izbor režima rada NVRAM koriste jedan kontrolni signal više. visokom nivou. 179 .L na neaktivnom. zavisno od nivoa signala WE. čitanje iz RAM (read). U periodu od 10 ms sadržaj svih statičkih ćelija je prebačen u EEPROM ćelije. Ako je signal CS. Memorijska matrica je organizovana u 64 reda i 64 kolone. Kontrolna kola memorije omogućavaju 4 režima rada: upis u RAM (write). Kada je zadovoljen ovaj uslov.

ili postavljanjem na aktivni nivo signala CS. Na slici je prikazana organizacija dinamičke video memorije VRAM. slike u boji ili sa nijansama sivog. Unutar čipa se nalazi pomerački registar sa paralelnim upisom i serijskim izlazom. Memorije za osvežavanje video ekrana (Video memorije) Da bi računarski generisana slika ili tekst bio vidljiv na ekranu katodne cevi. ili se memorija organizuje korišćenjem više čipova. sa 512 tačaka po liniji i ako se predviđa samo crno/belo prikazivanje (bez nijansi sivog). Flipflopovi u pomeračkom registru su statički. rezolucija slike 512 linija. u dinamičku memoriju se može upisivati (ili čitati) podatak bez ometanja rada pomeračkog registra. memorisani podatak iz svih ćelija u redu prisutan na izlazima internih pojačavača kolona. tako da se može koristiti proizvoljna učestanost takta. Kada se prikazana VRAM memorija koristi za osvežavanje slike rezolucije 512x512. a pošto je to red veličine pristupa dinamičkim memorijama. kako se ne bi videlo treperenje slike. ili sačekati sa generisanjem takta radi sinhronizacije sa monitorom. Ako je. dodavanjem pomeračkog registra od 512 flipflopova može se sadržaj celog reda paralelno upisali u registar. dok je WR. kod koje su ovi problemi rešeni. kada je adresiran red. kao što su serijski ulaz u pomerački registar. a preostalo vreme je memorija raspoloživa za izmenu sadržaja. ne bi ostalo vremena. na primer. potrebno je za 40 ms pročitati 512x512 digitalnih vrednosti iz memorije. Prenos sadržaja iz EEPROM-a u RAM se obavlja automatski.L neaktivan.L aktivan. Da bi se slika osvežavala 25 puta u sekundi.L. taktnim impulsom se informacija iz pomeračkog registra serijski dobija na SOUT izlazu. Za vreme dok je signal SE. kada je kontrolni ulaz SE. trebalo bi memoriju čitati svakih 150 ns. za svaku tačku na ekranu treba predvideti po jedan bit u memoriji. informacija iz selektovanog reda se upisuje u pomerački registar. koji sadržaj svih EEPROM ćelija jednovremeno prebacuje u statičke ćelije. Ako bi se za memorisanje slike koristila dinamička memorija kapaciteta 256Kx1. prilikom uključenja napona napajanja.Takođe su. za promenu sadržaja memorije. potrebno je svakih 78µs jednim RAS ciklusom upisati sadržaj narednog reda u pomerački registar. zabranjeni izlazi dekodera reda i kolone. svakih 150ns po jednu. a zatim bit po bit čitati svakih 150 ns. Ako je memorijska matrica organizovana sa 512 redova i 512 kolona i ako svakom memorijskom redu odgovara red na ekranu.L neaktivan. Informacija iz memorije o osvetljenosti tačke na ekranu je potrebna svakih 150 ns. upis sadržaja iz pomeračkog 180 . Kada SE. za vreme upisa sadržaja u EEPROM. Za slike sa većom rezolucijom. koriste se VRAM većeg kapaciteta. čiji je digitalni ekvivalent upisan u memoriju. odnosno slike.L i OE. Takođe su raspoložive VRAM memorije sa dodatnim mogućnostima. tako da bi za vreme upisa u memoriju slika na ekranu treperila. Trajanje signala RC je dovoljno da bude nekoliko stotina ns. NE. tako da ni jedna statička memorijska ćelija ne može biti selektovana.L ponovo postane neaktivan. U oba slučaja se generiše signal RC. odnosno.L. koliko je potrebno da se pročita sadržaj EEPROM memorije. neophodno je da se slika. Pošto je kod dinamičkih memorija. ponavlja (osvežava) na ekranu najmanje 25 puta u sekundi.

1 Potpuni sabirač Izlaz je predstavljen 2-bitnim brojem. 11. Sabiračka kola U ovom poglavlju proučavaćemo: • razumevanje sabiranja pozitivnih i negativnih brojeva. tj. • kako kašnjenje sabiračkog kola može zavisiti od vrednosti podataka koji se međusobno sabiraju. poseban interni brojač redova za osvežavanje slike (pored brojača za osvežavanje memorije). C = P Q + P CI +Q CI S=P Q CI Simetrična funkcija ulaza: 181 . koji broji koliko ulaza ima vrednost 1.registra jednovremeno u ceo red memorije. generiše se bit prenosa i bit sume. Primer savremene video memorije je VDRAM TMS44C251 čiji je logički simbol prikazan na slici: 11.

ili CI P. Invertovanjem svih bitova jednog n-bitnog broja dobijamo x → 2n-1-x vrednosti Napomena: P Q CI = (P Q) CI = P (Q CI) 11. Q.2 Kolo potpunog sabirača Implementacija jednog potpunog sabirača sastavljenog od 9 sabiračkih NAND blokova (bez memorisanja) prikazana je na slici: Kašnjenja: Od P. tada imamo 3-k sa vrednošću 1 posle invertovanja. Q. ili CI → → Prema S C Kaшnjenje 3 2 Složenost: 25 ulaza => 50 tranzistora. 182 . za negativne brojeve je to što tada koristimo isto sabiračko kolo.• • Self-dual (dualna): invertuje sve ulaze => invertuje sve izlaze Ako imamo k ulaza sa vrednošću 1 pre invertovanja.3 N-bitni sabirač Možemo napraviti sabirač proizvoljne veličine kaskadnim vezivanjem blokova potpunog sabirača: Glavni razlog za korišćenje zapisa u komplementu dvojke. kako za pozitivne tako i za negativne brojeve. 11.

rešenje može biti: • 0 do 30 za pozitivne brojeve • -16 do +14 za negativne brojeve U oba slučaja potreban nam je 5-bitni sabirač.4 Izbor veličine sabirača Broj bita potrebnih za realizaciju jednog sabirača određen je veličinom vrednosti koje može imati njegov izlaz. 183 .11. To radimo na sledeći način: Proširenje pozitivnih binarnih brojeva Pozitivne binarne brojeve proširujemo tako što dodajemo potreban broj nula na kraj bita najveće težine (MSB): 5 13 0101 1101 00000101 00001101 Proširenje negativnih binarnih brojeva Negativne binarne brojeve proširujemo tako što ponavljamo bit najveće težine odgovarajući broj puta: 5 0101 00000101 -3 1101 11111101 Ova metoda poznata je kao sign extension (znakovno proširenje). kako bi izbegli bilo kakvu mogućnost prekoračenja: Sve ulazne brojeve moramo proširiti do 5 bita. Ako sabiramo dva 4-bitna broja.

dok je C4 uvek jednako nuli. ali pod uslovom da oni imaju vrednost nula. Može se primeniti i 4-bitni sabirač sa izlazom C3. 11. koji se nalaze ispred bita najveće vrednosti (MSB). Na taj način S4 je uvek jednako C3.6 Sabiranje negativnih brojeva Da bi izbegli prekoračenje koristimo 5-bitni sabirač: 184 . ali pod uslovom da oni imaju istu vrednost kao bit koji ih sledi (MSB).Skraćivanje pozitivnih binarnih brojeva Možemo brisati proizvoljan broj bita. Skraćivanje negativnih binarnih brojeva Možemo brisati proizvoljan broj bita. 11.5 Sabiranje pozitivnih brojeva Da bi izbegli prekoračenje koristimo 5-bitni sabirač: U MSB stepenu vrшi se sabiranje: 0 + 0 + C3. koji se nalaze ispred bita najveće vrednosti (MSB). koji predstavlja bit rezultata.

Ovde imamo drugačiji slučaj od sabiranja pozitivnih brojeva jer P4 i Q4 više nisu konstantne vrednosti. najpre moramo definisati: 1. šema kola koje ga generiše može se ukloniti • S4 može biti generisan direktno iz P3. Cl → S = 3 P. Q3 i C3. Q3:0=1111 => 84:0=10000 11. Početnu vrednost svih ulaza 3. Q. Cl → C = 2 Najgori slučaj kašnjenja je: PO → CO → C1 → C2 → S3 = 3×2 + 3 = 9 Takođe imamo da je: QO → S3 = 9 i C-1 → S3 = 9 Za N-bitni sabirač najgore kašnjenje je: (N-1)×2 + 3 = 2N+1 Primer slučaja najgoreg kašnjenja: • prvo: P3:0=0000. шto dovodi do smanjenja šeme kola koje je neophodno za poslednji stepen. Q3:0=1111 => 84:0=01111 • potom: P3:0=0001 . Koji ulazi se menjaju Primer: Koliko je kašnjenje A→Q ? 185 . Q. tada S4 neće biti jednako sa C3. Sabiračko kolo 2. 11.7 Akumulacija kaшnjenja sabirača Kašnjenje unutar svakog sabirača (kašnjenje svakog bloka): P. Ako P i Q nisu istog znaka. Ovo sabiračko kolo ne može se uprostiti odstranjivanjem dela sabiranja (MSB stepena).8 Zavisnost kašnjenja od vrste podataka Da bi smo utvrdili kašnjenje sabiračkog kola. Moguća su neka manja uproшćavanja: • ako izlaz C4 nije potreban.

Q=1 • potom: A ↑ => X ↓ => Z ↓ => Q ↓ . Y=0.Odgovor 1 (B=0): • prvo: A=0.kašnjenje od 3T Najgori slučaj kašnjenja Ispituje se kako promena bilo kog ulaza utiče na promenu bilo kog izlaza.kašnjenje od 2T Odgovor 2 (B=1): • prvo: A=0.10 Standardni N–bitni sabirač Kašnjenje standardnog N-bitnog sabirača iznosi 2 N+1 186 . Q=0 • potom: A ↑ => Y ↑ => Q ↑ . Y=0. pri čemu se identifikuje najgora kombinacija. za određivanje ove brzine najvažnije je vreme najgoreg kašnjenja logičkog kola. Z=0. CLOCK tp + tg + ts < T Pošto brzina radnog takta mora biti tako izabrana da osigura da kolo uvek radi. naizmeničnim invertovanjem bitova • kako se kašnjenje jednog sabirača može smanjiti. B=0 => X=1.9 Brza sabiračka kola U ovom poglavlju proučavaćemo: • kako se kašnjenje jednog sabirača može smanjiti. a da i pored toga kolo zadrži pređašnje karakteristike 11. Z=1. B=1 => X=1. Slučaj najgoreg kašnjenja određuje maksimalnu brzinu radnog takta jednog sinhronog kola. 11.

11 Ubrzana sabiračka kola Pošto potpuni sabirač realizuje self-dual-nu funkciju. 11. T odgovara propagacionom kašnjenju jednog logičkog kola. on će raditi ispravno ako naizmenično invertujemo kako ulazne tako i izlazne vrednosti: Ako posmatramo prenošeni signal. Uslovno je uzeto da sva logička kola imaju propagaciono kašnjenje od 1T. imamo: Stepen 1 Stepen 2 Stepen 3 Spajanjem blokova koji su osenčeni na slici. i to do početka sledećeg stepena. možemo smanjiti kašnjenje od 1T (jednog bloka). 187 .Pri ovom kašnjenje prenosne linije unutar svakog potpunog sabirača iznosi 2T. Prenosna linija sastoji se od tri 2-ulazna i jednog 3-ulaznog sabiračkog NAND bloka.

Q.11.CI → S P.Q.12 Brza sabiračka kola Ovde možemo spojiti 3-ulazni blok i invertor u finalni blok sa ulazima prikazanim na slici.CI → C 3 1 28 blokovskih ulaza => 56 tranzistora Sabirač sa neparnim brojem stepena unosi kašnjenje: 188 . Sabirač sa parnim brojem stepena unosi kašnjenje: P. tako da osenčeni blok na slici možemo izostaviti. Stepen 1 Stepen 2 Stepen 3 Signali C1a. C1c iz AND-kola: C1 ima vrednost true samo ako su svi signali sa vrednoшću 1. Signal C1 nam nije neophodan direktno. C1b.

Za N-bitni sabirač možemo izmeniti dva sabiračka modula (bloka).Q.Signal se generiše (Carry Generate) Definišemo tri signala: • CG = P • Q Carry Generate. tada će se Ci u i.Q=11: C=1 uvek ima vrednost jedan . čime se na kraju dobija: Najgori slučaj kašnjenja biće: P0 → !C0 → C1 → !C2 → S3 = kašnjenje od 7T Napomena: • kašnjenje signala S4 je manje nego kašnjenje signala S3 • kašnjenje od signala P1 isto je kao i kašnjenje od signala P0 • primer najgoreg kašnjenja: prvo: P3:0=0000.tom stepenu prostirati ka narednom • CP = P Q • CGP = P + Q Carry Generate or Propagate 189 . Postoje tri mogućnosti: C=0 uvek ima vrednost nula .13 Sabirači sa paralelnim prenosom . Q3:0=1111. U ovom slučaju broj tranzistora se povećava za 22% ali se brzina poveća čak dva puta.Q → P. potom: P0↑ Kašnjenje za ovakav N-bitni sabirač (N-isto) iznosiće N+3 (uporediti sa vrednoшću za originalni sabirač koja iznosi 2N+1) 11.tog stepena generisati Cout Carry Propagate. ukazuje da će se na izlazu i.Carry Lookahead Za svaki bit jednog N-bitnog sabirača možemo dobiti signal carry out (CO=1) ako dva ili više signala (P.Q=01or10: C=CI .Q=00: • P.Q → CI → CI → S C S C 5 2 4 1 33 blokovskih ulaza => 66 tranzistora Veze su označene pojedinačnim linijama sa crticama / koje ih presecaju.P.Signal se može prenositi (Carry Propagate) • P.Signal je blokiran (Carry Inhibit) • P.CI) imaju vrednost jedan. ne menjajući prvi stepen.

Zbog ovoga svaki stepen mora sada generisati CP i CGP umesto C: C0 = CG0 + CGP0•C–1 C1 = CG1 + CGP1•CG0 + CGP1•CGP0•C–1 190 . 2 i 3 svi vrшe prenos 1??? + 1??? 11?? + 01?? 101? + 011? 1011 + 0101 1011 + 0100 +1 Tako imamo: C3 = CG3 + CP3-CG2 + CP3-CP2-CG1 + CP3-CP2-CP1-CGO+CP3-CP2-CP1 -CPO-C-1 Takođe kao i ranije možemo koristiti CGPn umesto CPn. Bit 3 generiшe prenos 2. 1. za prethodnu relaciju možemo pisati: C = CG + CGP-CI Ovaj izraz uglavnom koristimo kada je lakшe i brže generisati P + Q nego P Q. Bit 2 generiшe prenos i bit 3 vrшi prenos 3. Ulaz C-1 vrednost 1 i bitovi 0. bilo da taj bit propagira prenos i iz carry in od prethodnog bita (CP-CI = 1): C = CG + CP-CI Poшto je CGP = CG + CP. Bit 1 generiшe prenos i bit 2 vrшi prenos i bit 3 vrшi prenos 4. Uzevši u obzir sve putanje kojima se može dobiti carry out iz bitske pozicije 3 imaćemo: 1.Signal carry out možemo dobiti iz neke bitske pozicije-bilo da taj bit generiše prenos (CG=1). Bit 0 generiшe prenos i bit 1 vrшi prenos i bit 2 vrшi prenos i bit 3 vrшi prenos 5.

CGO i CGPO moraju pobuđivati N-1 logičkih kola.C2 = CG2 + CGP2•CG1 + CGP2•CGP2•CGP1•CG0 + CGP2•CGP1•CGP0•C–1 Najgori slučaj kašnjenja u ovom slučaju iznosiće: P0 → CG0 = kašnjenje od 1T (jednog bloka). • C-1. zahteva približno oko N3/3 tranzistora (N = 64 => N3/3 = 90. (CG0 = P0•Q0) CG0 → C2 = kašnjenje od 2T C2 → S3 = kašnjenje od 3T (iz kola potpunog sabirača) Kašnjenje ukupno iznosi 6T. 191 . 11. Složenost prenošenja signala kod N-bitnog sabirača sastoji se u sledećem: za izražavanje Cn potrebno je n+2 simbola pri čemu se svaki od njih sastoji od ½(n+3) ulaznih signala • direktno generisanje svih N prenošenih signala.000) Ovo poboljšanje i nije tako dobro. tako da svih N signala zahteva približno 2N2 tranzistora (za N=64 => 2N2 = 8. • 8 Ovakvo kolo za kašnjenje nije sasvim nezavisno od N. jer u slučaju kada imamo veliku vrednost za n. Za veliko N moramo koristiti lanac bafera kako bi smo redukovali kašnjenje.000) • korišćenjem kompleksnih CMOS kola može se generisati Cn korišćenjem samo 4n+6 tranzistora. mi ubrzavamo ovu putanju (kašnjenja) tako шto dozvoljavamo procesu da preskoči istovremeno nekoliko sabiračkih stepena. izraz za Cn je preveliki da bi se koristila prosta kola.14 Tehnike kod brzih sabiračkih kola U ovom poglavlju proučavaćemo dve tehnike: • Carry skip tehniku koju koristimo za smanjenje kašnjenja u prenosu kod jednog sabiračkog kola • Carry save tehniku kou koristimo u slučajevima istovremenog sabiranja više brojeva Carry Skip Ako posmatramo jedan 12-bitni sabirač: Najgori slučaj kašnjenja bio bi u slučaju putanje od C-1 do S11. Pomoću carry skip tehnike. i ono je nezavisno od dužine (veličine) samog sabirača.

Ako posmatramo potpuno sabiračko kolo bez prenosa signala (sa upotrebom naizmenične bitske inverzije): Postoje dve vrste sabiranja: • Svi bitovi prenose signal => C3 = C-1: 0101 0101 1010 1010 ____1 ____0 01111 10000 C-1 → C3 = kašnjenje od 4 T • Bar jedan bit ne prenosi signal=> C3 je potpuno nezavisan od C-1: 0101 0101 1110 1110 ____0 ____1 10011 10100 C-1 → C3 = kašnjenje od 0T Putanju C-1 → C3 ubrzavamo tako шto detektujemo kada su svi bitovi. bitovi za prenos i tada koristimo multiplekser da dozvolimo da C-1 preskoči ceo put do C3: Proračunajmo prenos signala (CP = P Q) svakog bita. • Slučaj 1: Svi bitovi su bitovi za prenos C-1 → !C3X = kašnjenje od 1T (pomoću multipleksera) • Slučaj 2: Najmanje bar jedan bit sprečava ili vrši prenos 192 . CSK=1 u slučaju da su svi bitovi za prenos. Možemo smatrati da kašnjenje iznosi 2T pošto je kolo XOR suviшe sporo.

=> C–1 ne utiče na C3 Najduže kašnjenje do !C3 i S3 iznosi: • PO → !C3X = kašnjenje od 5T (preko !C0 ili CSK) • PO → S3 = kašnjenje od 7T Detaljan izgled multipleksera Spajamo oba AND sabiračka kola: • treće AND kolo spajamo sa sledećim NAND kolom • drugo AND kolo spajamo sa sledećom sabiračkim stepenom Sada će putnja C-1 → !C3X imati kašnjenje 1T Spajanjem četiri kola možemo dobiti 16-bitni sabirač: 193 .

Y i Z.16 Stablo sabiranja U praksi koristimo sabirače koji su grupisani u obliku stabla: 194 . W. Svaka faza imaće kaшnjenje od 6T (6 blokova). Za N-bitni sabirač imamo kašnjenje od ¼N+10. Upotrebimo sabirače tipa carry-lookahead. 11. X. za K=16 imaćemo vrednost kaшnjenja od 90T. Na primer. Predpostavimo da trebamo sabrati istovremeno pet 4-bitnih brojeva: V.Najgori slučaj kašnjenja je: P0 → !C3 → C7 → !C11 → S15 = kašnjenje od 14T Svako dodatno kolo od 4 bita unosi kašnjenje od samo (1T) od jednog bloka: ovo odgovara ¼ vrednosti kašnjenja jednog bloka po svakom bitu.15 Sabiranje više brojeva Uz pomoć velikog broja sabiračkih kola i digitalnih filtara možemo sabirati više brojeva istovremeno. Kašnjenja prenosa kod N –bitnog sabirača: 2N+1 • prosto kolo • sa invertovanjem N+3 1 • Carry Skip /4N+10 • Carry Lookahead 6 veći broj kola => veće kaшnjenje 11. Ovo možemo dalje redukovati uvođenjem većih super-kola. Ukupno kaшnjenje pri sabiranju K vrednosti biće (K–1) × 6.

broj vrednosti, K

16 8 4 2 1 43 2 1 0

broj kolona sabirača, log2(K)

Svaka kolona sabirača unosi kašnjenje od 6T, i pri tom polovi broj vrednosti koje treba zajedno sabrati. Pri ovome svaka kolona sabirača smanjuje vrednost log2(K) za jedan. Prema tome ukupno kašnjenje je log2K × 6 шto daje kašnjenje od 24T za sabiranje 16 vrednosti. Ukupan broj sabirača potrebnih za sabiranje je K–1.
11.17 Sabirači tipa Carry-Save

Uzmimo, na primer,normalni 4-bitni sabirač, ali mu ne spajamo ulazno-izlazne linije:

P + Q + R = 2C + S Na primer: P = 9, Q = 12, R = 13 daje C = 13, S = 8

P:

1001 Q: 1100 R: 1101 S: 1000 C: 1101_

Ovo nazivamo sabiračem tipa carry-save: on redukuje sabiranje tri broja na sabiranje dva broja. Broj upotrebljenih kola je mnogo manji nego kod sabirača tipa carry-lookahead. Ovo kolo redukuje log2K za 0.585 (od 1.585 na 1.0), a time i kašnjenje od 3T. Ukupno kašnjenje je prema tome jednako: log2K × 3/0.585 = log2K × 5.13. Imajući u vidu da ovde koristimo manji broj tranzistora rezultat koji smo dobili bolji je nego kod sabirača tipa carry lookahead.

Primer tehnike Carry Save

Izračunaćemo sledeći izraz: 13 + 10 + 5 + 11 + 12 + 1 = 52

195

Napomena: • blok “×2” ne zahteva nikakvu logiku: dovoljno je povezati njegove krajeve na odgovarajući način • sabiračke kolone koje imaju samo jedan ulaz, takođe ne zahtevaju nikakvu logiku • svi sabirači su veličine od 4 bita • finalno sabiranje M+2N zahteva posebni odgovarajući sabirač
11.18 Stablo Sabiranja Carry-Save

Možemo konstruisati takvo stablo koje će sabirati 16 vrednosti istovremeno:

broj vrednosti, K 16 13 9 6 4 3 2 1 log2(K) 4 3.7 10 3.17 12 5.65 2.58 15 5.13 2 18 5.13 1.582 1 0 24 7.23 5.13 6 kašnjenje 0 3 6 9 ∆ kašnjenja / ∆ log2(K) • •

u finalnom stepenu mora se nalaziti normalni sabirač, jer nam je potrebno da dobijemo prost izlaz kašnjenje je isto kao kod običnog sabirača, ali koristimo mnogo manje tranzistora

196

• •

nepravilnosti u stablu prouzrokuju smanjenje efikasnosti, ali je ono relativno malo (i postaje sve manje za velike vrednosti K) naizmenično invertovanje pojedinih stepena ubrzava stablo sabiranja, ali dovodi do povećanja broja potrebnih kola

12. DIGITALNO-ANALOGNA I ANALOGNO-DIGITALNA KONVERZIJA
Da bi se izvrsila efikasna obrada izmerenih fizickih velicina,pomocu mernih pretvaraca transformisemo ih u elektricne,pa zatim njih transformisati u digitalno kodovan broj. Elektronsko kolo koje konvertuje naziva se analogno-digitalni konvertor, ili skraceno A/D konvertor. Potrebno je digitalno izrazenu velicinu konvertovati u napon ili struju, kako bi se delovalo na sklopove sistema da obavljaju funkcije na nacin kako je digitalnim sistemom definisano. Elelektronska kola koja obavljaju ovu konverziju se nazivaju digitalna-analogni konvertori, odnosno D/A konvertori.
12.1 DIGITALNO-ANALOGNI KONVERTORI

Da bi digitalni broj mogao da se konvertuje u analognu velicinu, broj mora bili dekodovan, tako da svakom broju odgovara unapred odredjena vrednosi napona ili struje. Na slici je prikazana sema digitalno-analognog konvertora kod koga se digitalno upravljanim analognim multiplekserom bira jedna od m vrednosti iz niza raspolozivih napona.Oznake bilateralnih i NMOS prekidacia su zamenjene simbolima obicnih prekidaca. Kodovani digitalni broj D se dekoduje dekoderom. Za odredjenu kodnu kombinaciju samo jedan di logicki signal je aktivan.Logicka jedinica sa izlaza dekodera ukljucuje i-ti
Slika 12.1

prekidac, tako. da izlazni napon Viz postaje Viz =Vi. napon Viz imace vrednost: ⋅i = K ⋅i (1) m −1 Posto je referentni napon Vref konstantan, a za datu mrezu je i m konstantno, velicina izlaznog napona je direktno proporcionalna rednom broju dekodovanog signala di.Mreza ce generisati napon proporcionalan velicini binarno kodovanog broja. Za D/A konverziju binarnog broja od n cifara mrezom sa slike 1 potrebno je koristiti dekoder n/2n, 2n prekidaca i 2n-l otpomika. Vidimo da je broj prekidaca i otpornika veliki,tako da se D/A konvertori sa naponskim nizom vrlo retko koriste.Ovaj broj se moze redukobati pomocu seme kao na slici 12.2. Viz=Vi=
Slika 12. 2

Vref

Izlazna struja it mreze Iiz je jednaka sumi struja u granama mreze. U i-toj grani mreze pestojace struja samo ako je prekidac u i-toj grani ukljucen,odnosno: Iiz=dn-1In-1+ dn-2In-2+ …+d2I2+ d1I1+ d0I0 gde di moze imati vrednost 0 ili1.
197

(2)

Struja i-toj grani mreze ima vrednost: I i= Pa jednacina (2) postaje: dn - 1 dn - 2 d2 d1 d0 + + ⋅⋅⋅ + + + R n -1 R n -2 R 2 R1 R 0 U binarnom brojnom sistemu broj od n cifara ima vrednost: Iiz=Vref ( D= dn-12n-1+ dn-22n-2+… + dn-22n-2+ d121 +d020 Ako se obezbedi da je: 1 2i = ,(i=0,1,2,3….n-1) Ri R Jednacina (4) postaje: Iiz=(Vref/R)D=KD (7) Iz jednacine (6) se dobijaju vrednosti otpornika vidi se daje svaka sledeia vrednost otpornika dvoslruko manja od prethodne. Ovo je razumljivo, poSto dvostruko manjoj otpornosti odgpvara dvostruko veca struja, a u binamom brojnom sisterau svaka sledeca cifra ima dvostruko vecu vrednost. Mreza se naziva teiinska otporna mreza.Kao sto znamo prekidaci nisu idealni,kao ni otpornici,referentni U se takodje menja,stoga je potrebno odrediti karkteristike komponenata koje ce se koristiti.
12.2 OSNOVKE KARAKTERISTIKE DIGITALNO-ANALOGNIH KONVERTORA

Vref Ri

(3)

(4)

(5)

(6)

Da bi D/A konvertori sa slike 12.1 ili 12.2 imali prakticinu primenu, potrebno je obezbediti da, pored same funkcije konverzije, digitalna informacija bude prisutna na ulazu D/A konvertora za vreme dok je potrebno da izlazni napon (struja) zadrzi konvertovanu vrednosi i da izlazna analogna velicina bude sto manje zavisna od ulaznih karakteristika potrosaca koji koristi konvertovanu analognu velicinu. Da bi se zadovoljili svi do sada navedeni zahtevi, D/A konvertor treba da sadrzi registar za pamcenje digitalne informacije, izvor referentnog napona, mrezu pasivnih komponenti za skaliranje referentnog napona,skup analognih prekidaca za izbor konfiguracije pasivne mreze u zavisnosti od ulazne

Slika 12.3 digilalne informacije i izlazni analogni pojajacavac za dovodjenje izlaznog signala na zeljeni nivo i prilagodjenje izlazne impedanse. Idealna karakteristikia prenosa za cetvorobitni D/A konvertor prikazana je na slici 12.3. Na apscisi karakteristike prenosa je vreme t u kome se, u jednakim vremenskim intervaiima, menja binarno kodovan broj od 0 (0000) do 15 (1111). Na ordinati je vrednost izlaznog napona, normalizovana u odnosu na maksimalni izlazni napon, koji se cesto naziva napon pune skale (Vmax =Vps). Za svaku kombinaciju ulaznih digitalnih signala postoji samo jedna vrednost izlaznog napona. Razlika iziaznih napona koji odgovaraju susednim brojevima naziva se promena za jedan bit najmanje tezine, ili 198

odnosno. Presek optimalne prave sa naponskom osom definise nulti ofset. Apsolutna linearnost.4 odstupanje na maksimalnoj vrednosti. Greske konverzije mogu biti statiticke i dinamicke. Ovo vreme se naziva vreme postavljanja tst (settling 199 . Ako se konvertuju binarni brojevi od n cifara. greska pune skale. do proracunatog napona pune skale. nakon promene ulazne informacije. izlazni napon dostigne zadatu vrednost.a Slika 12. Mera kvaliteta D/A konvertora je i diferencijalna linearnost. stvarna rezolucija je manja od 2n. Diferencijalna linearnost je definisana kao maksimalno odstupanje susednih naponskih nivoa u odnosu na teoretsku. Izrazava se u procentima opsega pune skale ili u frakcijama LSB. promena izlaznog napona ∆ V. Dinamicke karakteristike D/A konvertora definisu vreme za koje.Merenjem karakteristika kvalitetnijih D/A konvertora moze se ustanoviti da je optimalna prava u vecini slucajeva veoma bliska (ili se poklapa) sa pravom povucenom kroz tacku izmerenog napona za nulti ulazni kod i tacku stvarno izmerenog napona pune skale. Ovako definisana linearnost se naziva apsolutna linearnost. S obzirom da je merenje jednostavnije.Statitcke greske unose gresku u linearnost D/A konvertora. Linearnost u odnosu na ovako povuecnu pravu naziva se linearnost krajnjih tacaka (end point linearity). idealnu vrednost. Pored linearnosti. Stabilnost je funkcija temperature i vremena. od LSB. Ukupan broj diskretnih vrednosti koje izlazni napon D/A konvertora moze da zauzme se naziva rezolucija D/A konvertora.3. moze imati 2n razlicitih vrednosti. moze biti veca ili manja od VLSB. Odstupanje nagiba optimalne prave od nagiba idealne karakteristike naziva se greska pojacanja. Vlsb = V ps 2n −1 (8) Zbog tolerancija koriscenih komponenti.5 rezultat su priblizni. u praksi se linearnost krajnjih tafaka mnogo cesce koristi nego linearnost optimalne prave. Linearnost se definise kao maksimalno odstupanje izlaznog napona od prave linije povucene od nultog. tako da je diferencijalna linearnost DL deftnisana kao: Dl= ∆V − Vlsb Vlsb (9) i izrazava se u frakcijama od Vlsb. vazna karakteristika D/A konvertora je stabilnost. predstavlja gresku konverzije. a Slika 12. Ako je sum izlaznog napona D/A konvertora po apsolutnoj vrednosti veci od LSB. Va teoretski. Odstupanje izlaznog naponi od 0 za kod 000 naziva se greska nule . Ovakva linearnost se naziva linearnost optimalne prave (besl-straight-lihe linearity). Linearnost se moze definisati i u odnosu na pravu liniju koja je povucena izmedju izmerenih vrednosti po kriterijumu da je apsolutna vrednost rastojanja izmerenih vrednosti od prave minimalna.iznosi ±1/2 LSB.skraceno LSB (least significant bit). Svako odstupanje u odnosu na idealnu karakteristiku prenosa pokazanu na slici 12.

11.dobija se: Viz=-RfVref(1/R)(20Q0+21Q1+22Q2+…+2n-1Qn-1) (11) 200 .time) i definse se.3 D/A KONVERTORI SA TEZINSKOM OTPORNOM MREZOM Digitalno-analogni konvertori sa tezinskom otpornom mrezom. kad se ostali prekidaci iskljuce.7. invertujuci (sumirajuci) ulaz je na virtuelnoj masi.i izlazni napon je dat izrazom: Viz=-Rf( Vref R0 Q0 + Vref R1 Q1 + . Ako je. umesto stanja 10. 7 Ako se u jednacinu (10) zameni vrednoist Ri iz jednacine (6).. ako konvertuju binarno kodovane brojeve.2.11. koristi se sumirajuci operacioni pojacavac.000.. 12. nakon stanja 01.. Karakteristicno za dinamicku karakteristiku prenosa D/A konvertora je pojava glica na izlaznom naponu prilikom promene ulaznog koda za 1 LSB. je proporcionalna teizni cifre ulaznog binarnog broja.. + Vref Rn−1 Qn−1 ) (10) Slika 12.. Do pojave glica dolazi zbog razlicite brzine prekidanja analognih prekidaca u konvertoru. koriste mrezu sa slike 12. ili za maksimalnu promenu (od 0 do Vps. kratkotrajno ce postojati stanje 11. Izlaz mreze je struja proporcionalna binarno kodovanom broju. kako je pokazano na semi D/A konvertora na slici 12. Da bi se na iziazu D/A konvertora generisao napon proporcionalan broju. do trenutka kada se izlazni napon stabilisao na zadatu vrednost ±1/2 LSB.6 Pojava glica se moze objasniti analiziranjem slike 6. struja kroz otpornik R.). Ako se pretpostavi da je operacioni pojacavac idealan... Vreme postavljanja D/A konvertora se racuna od trenutka zadavanja nove digitalne vrednosti. Na slici 12. da bi. struja pala na zadatu vrednost. na primer prekidac bita najvece tezine brzi od ostalih prekidaca u mrezi.. Umesto vremena postavljanja cesto se definse vreme prekidanja tsw (switching time) D/A konvertora. Sto generise maksimalnu struju. 6 prikazana je dinamicka karakteristika prenosa D/A konvenora za slucaj kada se pojavljuje glic : Slika 12. ili za promenu ulazne informacije za jedan LSB.

3 M Ω .2. vec konacna otpornost r.R2=R/22-r. Struja u i-toj grani data je izrazom: Ii=Vref/Ri.Ri=R/2-r. dobija se: − 〈 R>22n+1 ∆ r 2 n−1 2 n−1 (16) (17) Tolerancije i temperaturni drift otpornosti ukljucenog prekidaca su reda nekoliko oma. 201 . vrednosti otpornika treba racunati tako da se uzimaju u obzir i otpornosti prekidaca r. Ako je Vps1 napon pune skale kada je otpornost prekidaca minimalna.Rn-1=R/2n-1-r otpornost sa kojom treba racunati ustvari r± ∆ r. a otpornost u grani MSB.Realni D/A konvertori se projektuju prema semi na slici 12. gde ± ∆ r obuhvata tolerancije i temperaturne promene otpornosti prekidaca u radnom temperaturnom opsegu. za konvertor od l0 bita otpornost prekidaia r± ∆ r = 8±3 Ω otpornost otpornika u grani LSB treba da bude R0 = R ≥ 3 ⋅ 2 21 ≈ 6.A da D/A konvertor zadrzi diferencijajnu linearnost bolju od ±1/2LSB.(i=0. pretpostavljeno je da su otpornici u tezinskoj mrezi tacni. a Vps2 kada je maksimalna.Najveci nedostatak D/A konvertora sa tezinskom otpornom mrezom je pojava izrazenih gliceva zbog razlicite brzine ukljucivanja i iskljucivanja struja u pojedinim granama mreze. A to se sve desava zbog postojanja parazitnih kapacitivnosti u mrezi.3.7 treba da budu: (13) R0=R-r.8 D/A konvertori sa tezinskom otpornom mrezom imaju niz nedostataka. odnosno..Tacne vrednosti otpornika za mrezu sa slike 12. U dosadasnjoj analizi pretpostavka je bila da je operacioni pojacavac idealan. kad su ukljuceni.potrebno je da izlazni napon ostane u zadatim granicama za promene otpomosti prekidata u opsegu r. Slika 12.n-1) (12) Gde je Ri.1. Prekidaci cija otpornost. Da bi izvedena analiza bila korektna. gde je pokazan primer konvertora rezolucije 5 bita.Linearnost izlaznog napona zavisi od tezinskog odnosa struja.8.∆ r do r + ∆ r.Realan operacioni pojacavac u D/A konvertor unosi gresiku pojacanja i ofset. Na primer. a stabilnost od stabilnosti struja. tada treba da bude zadovoljena nejednacina: 1 V ps1 − V ps 2 〈 Vlsb (14) 2 dobija se: 2 ⋅ Vref ⋅ R f 2 ⋅ Vref ⋅ R f 1 Vref ⋅ R f 〈 Rn−1 + ∆r 2 R0 Rn−1 − ∆r − (15) Zamenom vrednosti za Rn-1 i R0 dobija se: 1 ∆r ∆r 4 1 − 2 n−1 1 + 2 n−1 R R Kakoje ∆ r/R«1 nakon zanemarivanja kvadrata ovog cana. da su tolerancije otpornika Ri =(R/2i)r znatno manje od ∆ r. 29 puta manja. ukupna otpornost u i-toj grani. nije 0.….

Slicinim razmatranjem se moze pokazati da ce ukljucivanjem narednog prekidaca. Takode je iz svake tacke Pi ekvivalentna otpornost mreie 3R.9 Kao sto se sa slike vidi. Lestvicasta otporna mreza. kroz granu Pi –Ai ce teci struja istog intenziteta. Ij = Vref/3R. Ako je. Ako se primeni zakon superpozicije. izlazni napon je negativan. Komponenta struje koja tece kroz granu An-1-An-2 se u cvoru An-1 ponovo deli na dve jednake komponente intenziteta In-2/4. a Qi=0... Otpornik za eliminisanje uticaja struje ofseta je Rm. struja se deli na dve jednake komponente. odnosno. u mrezi se koriste samo dve vrednosti otpornika. kako bi vremenske konstante (sa parazitnim kapacitivaostima) bile male. ukljucivanje svakog slededeceg prekidaca generise upola manju struju u grani An-1-M. da kada se bilo koji prekjdac Pi prikljuci na napon Vref . umesto na masu. struja I kroz granu An-1-M ima vrednost: Vref 1 I= ⋅ n−1 (2 n−1 Qn−1 + 2 n−2 Qn −2 + . = Vref/3R.Tezi se da vrednost R bude sto manja.Minimalna vrednost za R se dobija iz uslova: 202 . odnosno. vec doprinosi povecanju temperaturne stabilnosti. a upravijacki signali prekidaca na izlaz stacionamog registra. Korisceni operacioni pojacavac ima posebne prikijucke za podesavanje nultog olseta. 9. a dobila je naziv po svojoj slicinosti sa lestvicaima. da je prikljucen na masu. U svakom cvoru Ai.10 Za pozitivan referentni napon. Slika 12. struja I u grani An-1-M biti In-2/8. na primer.Odredivanje vrednosti otpornika za lestvicastu mrezu se obavlja po istom kriterijumu kao i za teiznsku mrezu. Ovo ima za posledicu. Mreza je zatvorena sa otpornicima 2R prema masi.4 D/A KONVERTORI SA LESTVlCASTOM MREZOM Lestvicasta otporna mreza je prikazana na slici 12.12. dobija se D/A konvertor sa lestviccstom otpornom mrezom. tako da kroz granu An-1-M kao posledica ukljucivanja prekidaca Pn-2 protice struja In-2/4. Mreza moze da sadrzi proizvoljan broj celija. Jednacina (18) pokazuje da je struja I proporcionalna binarnom broju cije cifre odgovaraju ukljucenom.R i 2R. s obzirom da je otpornost svih grana jednaka. prikljuci na virtuelnu masu operacionog pojacavaca.Primer takvog D/A konvertora rezolucije 4 bita prikazan je na slici 12. kroz granu Pn-1 –An-1 teci ce struja In-1. samo prekidat Pn-1. Promena pojacanja se obavlja poienciometrom Pp. Ako nije potrebno podesavanje pojacanja i ofseta potenciometri Po i Pp se izostavljaju.Lestvicasta mreza ima osobinu da ekvivalentna otpornost svake grane prema masi iz svakog cvor Ai iznosi 2R. prikljucen na referentni napon.10. + 2 2 Q2 + 21 Q1 + 2 0 Q0 ) (18) 6⋅ R 2 gde Qi=1 oznacava da je i-ti prekidac prikljucen na referentni napon. Na ove prikljucke je prikljucen potenciometar Po. redno vezanim sa otpomikom povratne sprege Rf. iskljucenom prekidacu. kroz grane An-1-M i An-1-An-2 struja ce biti In-1/2. Pn=3. Ako se tacka M. struja In-2 se u cvoru An-2 deli na dve jednake komponente intenziteta In-2/2. Ako je prikljucen samo prekidai Pn2. Izlazni operacioni pojacavac struju i transformise u napon: Slika 12.

Ova promena struje. na ovaj nacin se mogu realizovat konvertori sa najboljom diferencijalnom linearnoscu. neophodno je da polaritel izlaznog napona odgovara znaku binarnog broja. Konvertor sa strujnim izvorima koristi dvostruke analogne prekidace koji sirujne izvore prikljucuju na cvorove mreze ili na masu D/A konvertori sa strujnim izvorima su slozeniji i skuplji od ostalih konvertora. Polariiet izlaznog napona zavisi od polariteta referentnog napona. s obzirom da je potreban poseban strujni izvor po svakom bitu. jto kvari linearnost. 203 . su medjusobno jednake. tako da se takvi konvertori nazivaju unipolarni D/A konvertori. a sa strane LSB. 12. nazivaju se bipolarni D/A konvrtori. a time i veca rezolucija. moze se postici D/A konvertorima sa strujnim izvorima. kracem vremenu postavljanja doprinosi ujednadena brzina ukljucivanja i iskljucivanja prekidaca. tako da su glicevi smanjeni. Medjutim. odnosno: Ir4= Ir3= Ir2= Ir1= Ir0= Ir Izlazni napon je definisan jednacinom: Viz=-Rf(Q4Iq4+ Q3Iq3+ Q2Iq2+ Q1Iq1+ Q0Iq0) (21) (20) Dinamicke karakteristike konvertora sa strujnim izvorima su losije. koje generisu strujni izvori. odnosno. takodje otpornoscu R. indukuje napon koji bi mogao da prouzrokuje glic. Kao sto smo koristili otpornike. Poboljsana diferencialna linearnost. Mreza je sa strane MSB zatvorena otpornoscu R izmedju cvora A3 i virtuelne mase. Vremenske konstante praznjenja i punjenja parazitnih kapacitivnosti su priblizno jednake. na analognu masu. s obzirom da nema ogranicenja koje uvodi tolerancija otpornosti prekidaca. Glicevi ipak postoje zbog razlike u brzini ffipflopova i prekidaca. na neizbeznoj. Delimicna kompenzacija temperaturne nestabilnosti se postiie rednom vezom MOSFET tranzistora sa ugradjenim kanalom sa otpornikom Rf.a to je 4 2 n−1 ⋅ 6 ⋅ R 2 2R ≥ 2 n+1 ∆r 3 Dinamicke karakterisutike konvertora sa lestvicastom mrezom su daleko bolje od karakteristika D/A konvertora sa tezinskom mrezom.Velika razlika struja prouzrokuje razlicito zagrevanje otpornika i prekidaca. ili negativan. Struje Iri. D/A konvertor sadrzi poseban izvor referentne struje za svaki bit.tako umesto njih mozemo staviti kondezatore i postupak realizacije je isti kao i sa otpornicima. sto je za ovaj konvertor moguce. Iz tog razloga se kod D/A konvertora obavezno razdvajaju analogna i digitalna masa. povuku veliku struju prilikom prebacivanja. samo jednog polariteta. moze biti ili pozitivan. Kada se konvertuju oznaceni binarni brojevi.Vref 6 ⋅ R − ∆r (19) − Vref 6 ⋅ R + ∆r ≤ 1 Vref . 2R i Rf. parazitnoj induktivnosti provodnika mase. pa i pored cinjenice da su i otpornici i prekidaci izradjeni na zajednickim podlogama. dolazi do promene odnosa R.Poboljsanje dinamickih karakteristika se postize izborom realih vrednosu za R. digitalno zadatog broja.5 BIPOLARNI D/A KONVERTORI Do sada opisani D/A konvertori konvertuju neoznacen binarni broj u napon cija je apsolutna vrednost proporcionalna velicini binarnog broja. Kasnjenje unose parazitne kapacitivnosti leslvicaste mreze koje se pune iz strujnih izvora.Poznato je da flipflopovi. Pored smanjenih parazitnih kapacitivnosti i manjih vrednosti otporaika u mrezi. a prazne kroz otpornike mreze. D/A konvertori kod kojih znak konvertovajiog napona odgovara znaku ulaznog.

ako signal prekoracenja nije potreban. skraceno. ADK. 2n-l komparator. Definise se apsolutna linearnost. Rezolucija. odnosno.12. broja komparatora. ako je potrebno da se generise signal prekoracenja. ili.11 digitalnu informaciju sa komparatora koduje u digitalni broj izabranog binarnog brojnog sistema. Ulazni analogni signal napou Vul. greska pojacanja i diferencijalna linearnosi. greska (ofset) nule. Staticke karakterisuke A/D konvertora se definisu na isti naicn kao i staticke karakteristike D/A konvertora.Direktna konverzija pomocu 2n komparatora i kodne mreze postaje neekonomicna zbog velikog broja komponenti. odnosno. A/D konvertor. Elementaran analogno-digitalni konvertor je naponski komparator. greska pune skale. Elektronsko kolo koje obavlja ovu konverziju naziva se analogno-digitalni konvertor. dinamicke karakteristike A/D konvertora se svode na specificiranje potrebnog vremena da se od trenutka pocetka konverzije na izlazu ADK postavi digitalni ekvivalent ulaznog analognog signala. na osnovu izlaza komparatora k. komparator konvertuje u jednobitnu digitalnu informaciju D = d0.najcesce definise brojem bita izlazne digitalne informacije. Za konvertor rezolucije 8 bita bilo potrebno 256 komparatora. Koder na slici 12. Za realizaciju konvertora od n bita potrebno je m = 2n komparatora. Ako je potrebno da se velicina analognog napona odredi sa vecom preciznoscu i predstavi u digitalnom obliku. rasporede ekvidistantno unutar naponskog opsega od 0 do Vps. Slika 12. Cesto se nazivaju direktni ili FLASH A/D konvertori.11. moze da se odredi u kom se naponskom opsegu nalazi ulazni signal Vul. odnosno. tako da d0=0 oznacavi da je Vul < V1.6 ANALOGNO-DIGITALNI KONVERTORI Analogno-digitalna konverzija je generisanje digitalno kodovanog broja koji odgovara analognom ulaznom signalu. Ovo vreme se naziva vreme konverzije.11 se moze postici jedino povecanjem broja naponskih nivoa. 204 . Posto je izlazna informacija ADK digitalni broj.7 A/D KONVERTORI SA PARALELNIM KOMPARATORIMA Konvertori sa paralelnim komparatorima spadaju u klasu najbrzih A/D konvertora. 12. ako povecanje rezolucije A/D konvertora sa slike 12. odnosno. a d0 = 1 da je Vul>V1 gde je V1 unapred odredjen naponski prag. potrebno je porediti ulazni napon sa vise naponskih pragova na nacin prikazan na slici 12. broj nivoa kvantizacije ulaznog signala se. s tim sto su ulaz i izlaz zamenili mesta. kao i kod D/A konvertora.11 Ako se naponi Vi.

Stanje svih komparatora kada je CLK=0 se naziva autobalansirajuce stanje. komparatori sa auto-balansiranjem.12. posto. a na prikljudak +REF se prikljucuje referentni napon. Kodovanje izlaznog binarnog broja se obavlja prioritetnim koderom. otporni lanac je sa obe strane zavrsen otpornicima R/2. Da bi greska kvantizacije bila ±0. broj komparatora. tako da ce prioritetni kodcr da koduje broj i. a zadnja ivica CLK upisuje rezultat konverzije u izlazni registar. svi komparatori sa indeksom j ≤ i ce imati izlaz na logickom nivou kj = 1.13 205 . ili kako se jos nazivaju. s tim sto su.12 Kada se za konverziju koristi samo jedan konvertor sa slike 12. Otpornost prekidaca ne utice na tacnost konverzije. Slika 12. po organizaciji. Kada se generiSe CLK = 1. kraj lanca oznaden sa -REF se prikljucuje na masu. identican konvertoru sa slike 12.Slika 12. rezultat poredenja Vul sa odgovarajucim naponskim pragom se upisuje u lec. A/D konvertor sa slike 12. umesto konvencionalnih komparatora korisceni komparatori sa automatskom kompenzacijom. kroz prekidace ne tece struja.12. nakon prelaznih rezima. Napon i-tog praga se racuna pod pretpostavkom da je ulazna otpornost komparatora beskonacno velika i dat je izrazom: Vi=Vref/m(i-1/2) (22) gde je m broj naponskih pragova.13. Pad napona na svakom otporniku R odgovara promeni ulaznog napona za 1 LSB.Ako se ulazni napon nalazi u opsegu Vi<Vul<Vi+1.5LSB. odnosno.

Na slici 12.8 KOMPARATORI SA SUKCESIVNIM APROKSIMACIJAMA Za srednje brzine konverzje (nekoliko µ s do nekoliko desetina µ s) koriste se A/D konvertori sa sukcesivnim aproksimacijama. Pod navedenim uslovima D/A konvertor ce. Naredni CLK zbog Qp2 =1 generise t1. Iziaz komparatora je postavljen u stanje 1 ili 0. Sledeci CLK impuls zadnjom ivicom pomera jedinicu sa pozicije Qpo na Qp1. posto se radi o binarnom D/A konvertoru. ima tezinu Vps/4. Zadnja ivica CLK pomera jedinicu u pomerackom registru na sledccu poziciju .14. koji se moze prikljuciti na konvertor je Vulmax =Vps.Qp3. a svi ostali na 0. =l. Principijelna sema ADK sa sukcesivnim aproksimacijama prikazana je na slici 12.15 Pocetak konverzije se za daje signalom START koji postavlja Qs =1. Pomeracki registar se prebacuje u rezim pomeranja. generisati napon Viz =VPS. a sva ostala lec kola resetuje. svaki sledeci bit ima tezinu upola manju od prethodnog. a prati/pamti kolo u rezim "pamti". =l). a zbog SIN=0 upisuje se Qpo=0.14 Maksimalni ulazni napon Vulmax. kada je MSB bit postavljen na 1 (Qn-1. Slika 12. koji u SAR registru postavlja Qn-2=1. resetuje Qn-1. a ako je konjugovano K = l.12. u zavisnosti da li je Vpp veci ili manji od Viz.15 prikazana je logicka sema A/D konvertora sa sukcesivnim aproksimacijama: Slika 12. odnosno. 206 . Pojacanje D/A konvertora je podeljeno tako da je maksimalni izlazni napon iz D/A konvertora Viz. Qn-1. cime se zamrzava trenutna vrednost Vul. za 1 LSB manji od napona Vps. Izlazni napon D/A konvertora je postavljen na napon Vps/2. Zadnja ivica CLK pomera jedinicu u pomerackom registru na poziciju Qp2. Kada je Qp1=l naredni CLK genersie impuls t0 koji u SAR upisuje 1 na poziciju MSB(Qn-1) bita. sledeci bit.

( ∆ V < 1LSB) izlaz komparatora prelazi u stanje k=0 sto resetuje lec 207 . komparator ce da promeni stanje. na primer. za najbrze.Postoje Qs =1 signal TAKT genersie CLK impulse brojaca. brojac ce da promeni smer brojanja i napon Viz ponovo raste. a ic je perioda ponavljanja impulsa CLK. se sve do pocetka sledece konverzije svakim CLK impulsom.. kvant po kvant..=0 Izlazni signali is A/D konvertora sa slike 12. Kada postane Viz >Vul menja se stanje izlaza komparatora i brojac pocinje da broji unazad.Brojac se taktuje signalom TAKT.. a napon Viz osciluje oko napona Vul za 1 LSB. U registru SAR je ostao rezultat konverzije. sve dok V1 ne dostigne vrednost napona Vul ciji se digitalai ekvivaient trazi. pojedan nazad. potvrdjuje upis: Qp0=1 Qp1= Qp2= Qp3= Qp4. Komparator poredi ulazni napon Vul. Minimalna perioda ponavljanja CLK zavisi.. dostigne vrednost V1 =Vul + ∆ V . a u pomeracki registar.Sve dok Vul ne promeni vrednost. koji se moze zabraniti postavljanjem signala GATE u stanje GATE =0. pa prema tome i napon Viz raste. dvanaestobitne integrisane SA ADK je od 1 µ s.brojac broji pojedan impuls napred. 12. Kada napon V.. Ako je Vul> Viz izlaz komparatora je k=1. Signal BUSY (zauzet) se naziva statusni signal i oznacava da je konverzija u toku. sadrzaj brojacia se povecava.16 A/D konvertor je veoma jednostavne konstrukcije. zbog Qs = 1. za sporije ADK .L koji postavlja lec Qs u stanje Qs = 1 i resetuje brojac. Ako Vul ne menja vrednosi i ako je histerezis komparatora manji od 1 LSB. sa poznatim digitalnim ekvivalentom povecava serijski. Sastoji se od obostranog brojaca digitalnoanalognog konvertora i komparatora. Signal EOC (end of conversion) oznacava da jc konverzija zavrsena.. prati/pamti kolo je postavljeno u rezim "prati". Tipicno vreme konverzije za. 12. Vreme konverzije ADK sa sukcesivnim aproksimacijama je dato izrazom: tadk=(n+1)tc (22) gde je n . koji je ponovo u rezimu paralelnog upisa.15 su pored binarnog ekvivalenta uiaznog napona. od vremena postavljanja DAK.Resetovan brojac obezbeduje da je izlazni napon D/A konvertora V1 =0.10 SERIJSKI A/D KONVERTORI Serijski A/D konvertori obavljaju konverziju na taj nacin sto se napon V1.Sekvenca sukcesivnih aproksmacija se nastavija sve do generisanja tn koji resetuje Qs. Pocetak konverzije se zadaje signalom START. brojac broji unapred. a napon sa D/A konvertora raste u kvantovima po 1 LSB. do nekoliko desetina µ s. signali BUSY i EOC. vec nakon prvog taktnog impulsa napon Viz ce ponovo postati manji od Vul.broj bita konvertora. take da je za Vul >0 izlaz komparatora K>1. povecava se sadrzaj obostranog brojaca. sa izlaznim naponom iz D/A konvertora Viz.9 PRATECI ANALOGNO-DIGITALNI KONVERTORI Drugi tip konvertora koji koristi digitalno-analogni konvertor kao referencu za formiranje digitalnog ekvivalenta anlognog signala je prateci A/D konvertor: Slika 12.

18 A/D konvertori sa dvojnim nagibom Principijelna seina A/D konvertora sa dvojnim nagibom prikazana je na slici 12.17 Serijski A/D konvertori sa referentnim D/A konvertorom se vise ne koriste.18: Slika 12. koji je i najskuplja komponenta. Slika 12. a u integrisanoj tehnologiji nije mnogo slozenije izraditi logicku mrezu za sukcesivne aproksimacije od mreze konvertora sa slike 12.19 208 .Staticke karakteristike oba tipa konvertora zavise od karakteristika D/A konvertora.17. Vreme konverzije serijskog ADK za maksimalan Vul iznosi 2ntc.17 se moze realizovati ekonomicnije.Qs.19.Stanje Qs=0 zabranjuje dalje taktovanje brojaca. ako se umesto D/A konvertora koristi generator rampe. tako da je u brojacu zadrzan digitalni ekvivalent napona Vul sa greskom kvantizacije manjom od 1 LSB. generator napona koji linearno raste sa vremenom. Logicka sema A/D konvertora sa generatorom rampe prikazana je na slici 12. Slika 12.. odnosno. A/D konvertor koji radi na istom principu kao ADK sa slike 12. dok je vreme konverzije ADK sa sukcesivnim aproksimacijama mnogostruko krace i iznosi samo (n+1)tc..

Na osnovu CO = 1 KL postavija PR1=0 i na ulaz integratora. prekidadem P1.Konvertor sa slike 12. tako da stanje Qn-1= Qn-2= …=Q2= Q1= Qn-1= 1 generise impuls CO=1. a brojac nastavlja da broji i to ponovo od stanja 0. prikljucuje pozitivan referentni napon Vref.sto otvara prekidac P2 i prebacuje prekidac P1 u polozaj u kome se na ulaz integratora prikljucuje napon – Vul. Izjednacuia (25) i (26) se dobija: Vref Vul n 2 tc − it c = 0 (27) RC RC odnosno: 2n (28) i= Vul Vref Iz (28) se vidi da na tacnost konverzije utice jedino tacnost referentnog napona. a KL zatvara prekidac P2 sto zabranjuje dalje prornene izlaznog napona integratora. Za vreme kada konverziia nije u toku. kontrolna logika (KL) poslavija PR2=0 i PR1=1. Nakon 2n taktnih impulsa brojac je odbrojao do maksimalnog sadrzaja.19 konvertuje samao negativne ulazne napone. Posto je ulazni napon negativan. Izlaz je digitalni ekvivalent apsolutne vrednosti ulaznog napona. 209 . Izlazni napon miegratora pocinje da opada. c Utrenutku t2 napon naizlazu integratorajc V1 =0. kako je Vul konstantno u intervalu T1 = t1 -t0: V1(t1)=VulTi/RC=Vul/RC(2ntc) POSIO je (25) T1 vreme za koje je brojac izbrojao 2n taktnih impulsa periode tc. zatvoren je prekidac P2. izlaz komparatora postaje K =1 tako da brojac pocinje da broji. V1 linearno raste. Kada napon integratora opadne do 0. sledece stanje "sve nule". tako da je izlazni napon integratora V1 = 0.L koji resetuje brojac. odnosno: t Vref 1 2 V1(t2)=∫ Vref dt = V1 (t1 ) − RC T2 = 0 RC t1 (26) Gde je T2=t2-t2=itc vreme za koje je brojac izbrojao i taktnih impulsa. komparator zaustavlja brojac. a na osnovu aktivnog signala START. posto je nakon stanja brojaia "sve jedinice". Nakon sto je na ulaz integratora bio prikljucen napon -Vul u trenutku t1 napon V1 ce imati vrednost: t 1 1 V1(t1)= (24) Vul dt RC t∫ 0 odnosno. Pocetak konverzije se zadaje signalom START.L.

210 . ili da formiraju digitalnu informaciju sa znakom i digitalnim ekvivalentom aposolutne vrednosti ulaznog napona. 12. dok se za merne instrmente uglavnom koriste konvertori malih brzina ali velike tacnosti i rezolucije.12. koliko je uobicajena rezolucija za upravljacke i merne sisteme. u registar D/A konvertora se kompletna informacija mora upisati u istom vremenskom trenutku. Da bi se obezbedili ovi oprezni zahitevi. i logicke sklopove koji obezbeduju jednostavno prikljucivanje na racunare I mikroracunare. Zajednicko za konvertore je da treba da imaju mogucnost sprege sa racunarem. tada se u konvertor rezolucije 0 do 16 bita. snima i reprodukuje ton. 12. pocelo da se realizuje digtalnim. generisu izlazni digitalni kod koji ce sadriati inforniaciju o znaku i o velicini ulaznog napona. kada su rezolucije vece od 8 bita. Takode. U zavisnosti od dinamicke promene pojave koja se digitalizuje i obraduje. digitalni izlaz A/D koavertora treba da bude trstaticki. Za audio tehniku. 12. nakon naglog razvoja mikroproccsora.11 BIPOLARNI A/D KONVERTORI Za konvertovanje napona oba polariteia A/D konvertori treba da u zavisnosti od polariteta ulaznog napona. konvertor srednje ili male brzine. mere. kako se ne bi parcijalnim upisom u registar na izlazu pojavila neregularna vrednost napona. realizuju servo sistemi i upravlja sistemima generalno. Kao sto bipolarni D/A konvertori kariste ulazne digitalne informacije oznacene na razlicite nacine. Za upravljaike sisieme se koriste. sve vise fiinkcija. jednim obracanjem ako je magistrala sesnaestobitna. ili kombinacijom digitalnih i analognih kola.13 SPREGA D/A KONVERTORA SA RACUNAREM Vecina mikroracunara u sistemima u kojima se ne zahteva velika brzina razmene i obrade podataka.14 SPREGA A/D KONVERTORA SA R A CUNAREM Povezivanje A/D konvertora na mikroracunarski sistem se najcesce obavija prikljucivanjem digitalnog izlaza konvertora na magistralu racunara. razmenjuje podatke sa perifemim jedinicama na nivou bajta (paralelno po 8 bita) Ako je periferna jedinica D/A konvertor. poceli naglo da se razvijaju. digitalni podatak za konverziju mora upisati sa dva obracanja racunara D/A konvertoru. Od sredine sedamdesetih godina. A/D i D/A konvertori su.prenos i obradu zvucnih signala. koriste se konvertori srednjih brzina. Tako se za obradu video slika u radarskoj i TV tehnici koriste najbrzi konvertori. Danas se digitalnim uredajima obraduje slika. paralelni A/D. brzi D/A konvertori. D/A konvertori koji su namenjeni prikljucivanju na osmobitne magistrale podataka se izraduju sa udvojenim registrima. pored mreze koja obezbeduje samu konverziju. prenosi. S druge strane.12 PRIMENA D/A I A/D KONVERTORA Digitalno-analogni i analogno-digitalni konvertori se skoro tri decenije koriste u mernoj tehnici. tako bipolarni A/D konvertori mogu da generisu digitalni izlaz sa binarnim ofsetom. oznacien u brojnom sistemu komplementa do dva. Posto se osmobitne magistrale veoma cesto koriste. mogu biti procitani iz vise od jednog obracanja racunara u slucaju da je magistrala osmobtna ili. to se i A/D konvertori organizuju tako da. odnosno. kada je. koje su ranije bile rezervisane za analognu elektroniku u linearnom domenu. primenjuju se A/D i D/A konvertori odgovarajuce brzine. posto se prilikom razmene podataka preko magistrale svi izlazi digitalnih uredaja moraju prilkljucivati na magistralu preko trostatickih kola. u zavisnosti od dinamicke. prikupljaju i obradjuju podaci. takodje. tako da svi veci proizvodjaci A/D i D/A konvertora izraduju integrisane konvenore koji imaju. U svim ovim sistemima je neophodna konverzija analognih signala u dtgitalne i digitalnih u analogne.

s obzirom da tacnost konverzije zavisi samo od tacnosti referentnog napona. u sluciaju merenja neelektricnih velicina. a vreme konverzije od desetak ms je zanemarljivo u odnosu na vreme potrebno da se procita rezultat sa pokazivaca. linearnost i tacnost. ili elektricnim mrezama.15 DIGITALNI VOLTMETAR Jedna od prvih masovnijih primena A/D konvertora je u mernoj digitalnoj instrumentaciji. ta se velicina pretvara u napon. gde se rezultat merenja analogne velicine prikazuje na cifarskom pokazivacu. pogodnim pretvaracem.12. Za ovu primenu su najpogodniji A/D konvertori sa dvojnim nagibom. u slucaju da se mere elektricne karakteristike. Ako se meri velicina koja nije napon. Osnovna komponenta digitalnog mernog uredjaja koji meri analognu velicinu je digitalni voltmetar. vec samo rezolucija. a zatim konvertuje u digitalni oblik. brzina konverzije nije od znacaja. 211 . Ako je digitalni merni instrument namenjen samo za prikazivanje izmerene velicine na cifarskom pokazivacu.

Vasiljević. D. Živković. 1992. 1984. LINEARNA ELEKTRONIKA-zbirka zadataka. 1997. 2003. NAUKA.LITERATURA 1. Tešić. Chandrakasan.Rabaey. IMPULSNA I DIGITALNA ELEKTRONIKA. Naučna knjiga. Vasiljević. 5. ZBIRKA ZADATAKA IZ DIGITALNE ELEKTRONIKE. Pearson Education. 4. Naučna knjiga. Naučna knjiga.M. B. DIGITAL INTEGRATED CIRCUITS-A Design Perspective. Beograd. D. A. Beograd. Beograd. Ilić. M. Marjanović. J. S. Second Edition. D. Popović. Nikolić. 3. ELEKTRONIKA-diskretna i integrisana analogna kola. 212 . M. 2. Hribšek. Beograd. M. 1988. S.

Sign up to vote on this title
UsefulNot useful