UNIVERZITET U KRAGUJEVCU TEHNIČKI FAKULTET U ČAČKU

Dr Predrag Petrović

IMPULSNA I DIGITALNA ELEKTRONIKA
-skripte-

ČAČAK, 2005, god.

1

PREDGOVOR

Ova skripta je pripremljena sa ciljem da olakša pripremanje ispita iz predmeta IMPULSNA I DIGITALNA ELEKTRONIKA koji slušaju studenti III godine Tehničkog fakulteta u Čačku, na odseku za računarsku tehniku. Skripta se najvećim delom oslanjaju na materijal koji je izložen u sjajnoj knjizi profesora Dejana Živkovića i profesora Miodraga Popovića, IMPULSNA I DIGITALNA ELEKTRONIKA, koja se kao osnovni uđžbenik koristi na svim Elektrotehničkim fakultetima u zemlji. Kako ona po obimu prevazilazi predviđeni fond časova na osnovnim studijama pojavila se potreba da se pripremi ovakav, sažet materijal. Neke od tema su obrađene praktično na informativnom nivou iz razloga što se one pominju i u nekim drugim predmetima koje studenti ovog odseka slušaju. Sa druge strane pojedine oblasti su proširene materijalom koji nije bio dostupan u trenutku kada je gore pomenuti uđžbenik pisan. To se pre svega odnosi na neke od novih poluprovodničkih struktura. Po ovde izloženom materijalu već više od 5 godina autor realizuje nastavu iz ovog predmeta. Autor se nada da će ovakva skripta naići na dobar prijem kod studenata i povećati prolaznost na ispitu.

U Čačku jun 2005 god. Autor

2

SADRŽAJ 1. Logička kola sa bipolarnim tranzistorima 1.1.1 Statička karakteristika invertor 1.1.2 Dinamičke karakteristike invertora 1.1.3 Invertor sa bipolarnim tranzistorom i Šotki diodom 1.2 RTL i DTL logička kola 1.3 Standardna TTL logička kola 1.3.1 Statičke karakteristike 1.3.2 Dinamičke karakteristike 1.3.4 Familija TTL kola 1.4.1 Šotki TTL (74S) familija 1.4.2 74LS familija 1.4.3 74AS familija 1.4.4 74ALS familija 1.4.5 TTL logička kola sa modifikovanim stepenom 1.4.6 Praktični aspekti korišćenja TTL kola 1.5 ECL logička kola 1.5.1 ECL 10K familija 1.5.2 ECL 100K familija 1.5.3 Praktični aspekti primene ECL kola 2. Logička kola sa MOS tranzistorima 2.1 NMOS invertori 2.2 Invertor sa MOS tranzistorom sa indukovanim kanalom 2.3 Invertor sa nezasićenim aktivnim stepenom 2.4 Invertor sa MOS tranzistorom sa ugrađenim kanalom 2.5 NMOS logička kola 2.6 CMOS invertor 2.7 CMOS logička kola 2.8 CMOS logička kola sa poboljšanim karakteristikama 2.9 povezivanje MOS i TTL familija logičkih kola 2.10 BiCMOS integrisana kola GaAS kola 3. Bistabilna kola 3.1 SR leč kola sa NILI logičkim kolima 3.2 SR leč kola sa NI logičkim kolima 3.3 SR leč kolo sa signalom dozvolom 3.4 D leč kolo 3.5 Sinhroni flipflopovi 3.6 Flipflopovi sa impulsnim okidanjem 3.7 Flipflopovi sa ivičnim okidanjem 3.8 JK flipflopovi 3.9 JK MS flipflop 3.10 JK flipflop sa ivičnim okidanjem 3.11 T flipflop 4. Komparatorska kola 4.1 Diferencijalni komparator 4.2 Diferencijalni komparator u bipolarnoj tehnici 4.3 Šmitov regenerativni komparator 5. Monostabilni i astabilni impulsni generatori 5.1 Monostabilni multivibrator u CMOS tehnici 7 7 9 10 10 11 11 12 12 15 15 16 17 17 18 18 19 20 20 22 22 24 25 26 27 28 31 33 34 35 47 55 55 57 58 60 60 60 61 62 63 64 65 66 66 67 70 73 74 3

5.2 Monostabilni multivibrator u TTL tehnici 5.3 Monostabilni multivibrator u ECL tehnici 5.4 Generisanje kratkih impulsa 5.5 Astabilni multivibrator u CMOS tehnici 5.6 Impulsni generatori sa komparatorima 5.6.1 Impulsni generatori sa regenerativnim komparatorima 5.6.2 Impulsni generatori sa neregenerativnim komparatorima 5.7 Integrisani tajmeri 5.7.1 Jednociklični tajmeri 5.7.2 Višeciklusni tajmeri Integrisani tajmer NE-555 6. Generatori linearnih napnskih oblika 6.1 Milerov integrator 6.2 Milerov integrator sa tranzistorima 6.3 Milerov integrator sa operacionim pojačavačem 6.4 Analiza tačnosti Milerovog integratora 6.5 Butstrep integrator 6.6 Butstrep integrator sa tranzistorima 6.7 Butstrep integrator sa operacionim pojačavačem 6.8 Analiza tačnosti butstrep integratora 6.9 Generisanje lineranog napona pomođu strujnog izvora 7. Kombinacione mreže 7.1 Analiza kombinacionih mreža 7.2 Sinteza kombinacionih mreža 7.3 Standardi i preporuke za izradu dokumentacije 7.4 Minimizacija kombinacionih mreža 7.5 Projektovanje realnih kombinacionih mreža 7.6 Faktor grananja 7.7 Vremenski odziv kombinacionih mreža 7.8 Moguće greške izazvane kašnjenjem logičkih kola 7.9 Trostatiči baferi 7.10 Magistrale digitalnih signala 7.11 Bidirekcioni trostatički baferi 7.12 Dekoderi 7.13 Potpuni dekoderi 7.14 Generisanje funkcija pomoću dekodera 7.15 Nepotpuni dekoderi 7.16 Koderi 7.17 Potpuni i nepotpuni dekoderi 7.18 Prioritetni koderi 7.19 Kontrola ispravnosti kodovanja 7.20 Konvertori koda 7.21 Multiplekseri 7.22 Sinteza multipleksera 7.23 Sinteza logičkih funkcija pomoću multipleksera 7.24 Demultiplekseri 7.25 Analogni multiplekseri/demultiplekseri 8. Sekvencijalne mreže 8.1 Anailza sinhronih sekvencijalnih mreža 8.2 Analiza mreže sa ivičnim D flipflopovima 8.3 Analiza mreže sa JK flipflopovima 8.4 Sinteza sinhronih sekvencijalnih mreža

75 77 79 79 80 80 82 83 84 84 85 93 93 94 96 98 99 99 100 101 103 104 104 105 106 107 108 108 110 111 114 114 115 116 117 118 118 119 119 121 122 124 126 126 127 127 128 128 129 131 132 133 4

5 Organizacija statičke memorije većeg kapaciteta 10.18 Brojači unazad i obostrani brojači 8.14 Samopodešavajući brojači 8.9 Stacionarni registri sa SR leč kolima 8.17 Sinhroni brojači 8.4 Primena RAM memorija 10. Programabilne logičke mreže 9.5 Sabiranje pozitivnih brojeva 11.19 Brojači sa paralelnim upisom 9.2 Osnovne karakteristike digitalno-analognih konvertora 12.4 DA konvertori sa lestvičastom mrežom 12.12 Brza sabiračka kola 11.3 FRAM memorije 10.3 N'bitni sabirač 11.8.12 Integrisani pomerački registri 8.13 Sabirači sa paralelnim prenosom 11.6 Analogno-digitalni konvertori 136 137 138 139 140 141 142 142 144 144 146 146 147 148 150 152 156 159 167 167 170 173 174 175 176 177 181 181 182 182 183 184 184 185 185 186 186 187 188 189 191 194 194 195 196 197 197 198 200 202 203 204 5 .13 Brojači sa pomeračkim registrima 8.15 Brojači 8.3 DA konvertori sa težinskom otpornom mrežom 12.1 Potpuni sabirač 11.15 sabiranje više brojeva 11.11 pomerački registri 8.2 Kolo potpunog sabirača 11.1 dvodimenzionalno dekodovanje adrese memorije 9.11 Ubrzana sabiračka kola 11.6 Organizacija dinamičke memorije većeg kapaciteta 10.10 Transparentni stacionarni registri 8.9 Brza sabiraška kola 11.6 Analiza sekvencijalne mreže sa povratnom spregom 8.2 Dinamičke poluprovodničke memorije 10.16 Stablo sabiranja 11.8 Zavisnost kašnjenja od vrste podataka 11.6 Sabiranje negativnih brojeva 11.18 Stablo sabiranja Carry-Save 12.10 Standardni N-bitni sabirač 11.17 Sabirači tipa Carry-Save 11.16 Asinhroni brojači 8.4 Izbor veličine sabirača 11.14 Tehnike kod brzih sabiračkih kola 11.1 Digitalno-analogni konvertori 12.7 Memorijske komponente za specifične primene 11.5 Bipolarni konvertori 12.8 Stacionarni registri sa D flipflopovima 8.2 Kombinacione programabilne komponente 10 Memorije 10. Digitalno-analogna i analogno-digitalna konverzija 12. Sabiraška kola 11.1 Statičke poluprovodničke memorije 10.5 Sekvencijalne mreže sa povratnom spregom 8.7 Akumulacija kašnjenja sabiraša 11.7 Stacionarni registri 8.

15 Digitalni voltmetar LITERATURA 204 206 207 207 210 210 210 210 211 6 .13 Sprega DA konvertora sa računarom 12.10 Serijski AD konvertori 12.9 Prateći AD konvertori 12.14 Sprega AD konvertora sa računarom 12.7 AD konvertori sa paralelnim komparatorima 12.12 Primena DA i AD konvertora 12.12.11 Bipolarni AD konvertori 12.8 Konvertori sa sukcesivnim aproksimacijama 12.

Nakon toga većina otpornika bila je zamenjena diodama i tranzistorima čime su dobijena DTL (diode-transistor logic) kola.1 slika 1. Da bi odredili ove tri karakteristike posmatraćemo posmatraćemo šemu prikazanu na slici 1.1. sa dva do osam emitora.1. logički nivoi i faktor grananja.karakteristiku prenosa koja se definiše kao zavisnost izlaznog napona od ulaznog napona pri statičkoj pobudi. Da bi se ubrzao rad logičkih kola razvoj je išao u dva pravca.2 Realna i idealizovana karakteristika prenosa invertorskog kola 7 .1. STATIČKE KARAKTERISTIKE INVERTORA Najvažnije statičke karakteristike invertorskog kola su: karakteristika prenosa. Sledeći korak je bio pojava TTL (transistor-transistor logic) kola. U većini logičkih kola izlazni stepen je realizovan pomoću tranzistorskog invertora koji radi u zasićenju. Kod TTL kola prvi put je iskorišćen multiemitorski tranzistor. U jednom korišćene su Šotki diode za sprečavane rada tranzistora u zasićenju. Drugi način je korišćenje nezasićenog diferencijalnog prekidača čime se dobija familija ECL (emitter-coupled logic) kola. Realna i idealizovana karakteristika su prikazane na sledećoj slici: slika 1.1 Invertor sa bipolarnim tranzistorom Karakteristika prenosa: . a to se nepovoljno odražava na dinamičke karakteristike logičkih kola a naročito na vreme kašnjenja. 1. LOGIČKA KOLA SA BIPOLARNIM TRANZISTORIMA Prva realizovana integrisana kola bila su RTL (resistor-transistor logic) kola.

Faktor grananja (fan-out) se definiše kao maksimalni broj ulaznih priključaka koji se sme priključiti na izlaz a da se ne naruše dozvoljene granice logičkih nivoa. .7) . što je prostije za računanje.Na osnovu koordinata prelomnih tačaka karakteristike prenosa mogu se odrediti četiri bitne karakteristike logičkih kola: VIL – maksimalni ulazni napon koji se ponaša kao logička nula VIH – minimalni ulazni napon koji se ponaša kao logička jedinica VOL – garantovana vrednost napona logičke nule na izlazu VOH . a zatim odredimo maksimalni broj kola koja se mogu priključiti na izlazu. margina šuma i širine prelazne zone. . 8 .3) VIH= VBES + (1. Vi= VOL= VCES RB VCC − VCES + RC βF (1.Širina prelazne zone definiše se kao razlika graničnih vrednosti nivoa logičke jedinice i logičke nule na ulazu: TW = VIH – VIL (1..2 se uočava da karakteristika prenosa ima tri oblasti koje su razdvojene sa dve prelomne tačke PT1 i PT2.Sa slike 1.4) Logički nivoi: . Vu= VIl= VBET Vi= VOH= VCC (1. tako da su praktične vrednosti izlaznog faktora grananja obično oko 10.1) (1.garantovana vrednost napona logičke jedinice na izlazu a zatim izračunati i vrednosti logičke amplitude. proizvodnih tolerancija i drugih uzroka.Margine šuma u ovom slučaju su: NM1 = VOH – VIH NM0 = VIL – VOL (1.8) Faktor grananja na izlazu: . ili NM1 = NM0.Koordinate tačke PT2 se lako mogu odrediti znajući da pri tom ulaznom naponu tranzistor ulazi u zasićenje.5) (1.2) .Logička amplituda se definiše kao razlika nivoa logičke jedinice i logičke nule na izlazu: LA = VOH – VOL .Faktor grananja određujemo tako što se unapred propiše željena margina šuma za kritičnu situaciju na izlazu.6) (1. što je realnije ali teže za izračunavanje. U praksi se za definisanje faktora grananja na izlazu uzimaju u obzir i varijacije usled temperature . Obično se za izbor margine šuma uzima jedna od dve mogućnosti: NM1 ≥ 0.

koji se naziva vreme zasićenja (nagomilavanja) (storage time) eliminiše višak manjinskih nosilaca u bazi koji je posledica zasićenja .4 vremenski dijagrami napona i struja u invertorskom kolu .t6 – t5 vreme oporavka (final recovery time).isprazne parazitne kapacitivnosti spojeva 9 . U tom intervalu tranzistor je ponovo u direktnom aktivnom režimu .3 određivanje faktora grananja na izlazu 1.slika 1.t0 naziva se vreme kašnjenja (delay time) i obeleđava se sa td.4 slika 1.t3 .t1.Na ulaz dovedemo naponski impuls amplitude 5V i dovoljnog trajanja 5µs tako da se pre opadajuće ivice impulsa završe sve prelazne pojave izazvane rastućom ivicom ulaznog impulsa.tr = t5 – t4 koji se naziva vreme uspostavljanja (rise time). DINAMIČKE KARAKTERISTIKE INVERTORA . Ulazni impuls je prikazan na slici 1. dopunjavaju se parazitne kapacitivnosti ali se i uspostavlja višak manjinskih nosilaca u prostoru baze tranzistora koji radi u direktnom aktivnom režimu .tf = t2 – t1 i naziva se vreme opadanja (fall time).2.1. .ts= t4 .

7 dvoulazno DTL NI kolo 10 .2.1. INVERTOR SA BIPOLARNIM TRANZISTOROM I ŠOTKI DIODOM -veci je problem zakočiti tranzistor slika 1. To znači da je proizvod snage i kašnjenja oko 190 pJ što je suviše velika vrednost -uvođenje tranzistora T1 umesto diode i korišćenje samo jednog izvora za napajanje od 5 V.5 invertor sa bipolarnim tranzistorom i Šotki diodom 1.6. što je kasnije usvojeno za standardnu vrednost napona za napajanje digitalnih kola slika 1.1.6: slika 1. dvoulazno RTL NILI kolo -Osnovni nedostatak RTL kola je nestabilan nivo logičke jedinice -Drugi nedostatak RTL kola je prilično velika disipacija od oko 16 mW pri kašnjnju za oko 12ns.3.Paralelnim vezivanjem dva ili više invertora dobija se dvoulazno RTL kolo prikazano na slici 1. RTL I DTL LOGIČKA KOLA .

3.6 V (1. odnosno proizvod snage i kašnjenja je oko 300 pJ što je znatno veće nego kod RTL kola.1. VIL = VBET2 – VCES1 = 0. odnosno diode D3 i tranzistora T1 na slici 1. -Treća prelomna tačka na karakteristici prenosa pojavljuje se kada tranzistor T3 ode u zasićenje.12) -Dalje povećanje ulaznog napona ne dovodi do promene napona na izlazu ali menja radni režim nekih tranzistora u kolu.7a.3. -Uvođenjem emitor folovera T1 umesto diode znatno je povećan izlazni faktor grananja. 1. -DTL kolo ima veliko vreme kašnjenja koje iznosi oko 30 ns.11) -Pošto su sada tranzistori T1 i T2 u zasićenju. STANDARDNA TTL LOGIČKA KOLA -TTL (Transistor-transistor logic) kola dobijena su usavršavanjem DTL kola -Multiemitorski tranzistor ima višestruku ulogu.9) -Kada T2 provede javlja se prelomna tačka PT1.7b nije moguće pouzdano zakočiti izlazni tranzistor. -Disipacija je oko 10 mW. 11 . napon na ulazu je: VIH = 2VBES – VCES = 1. Tada je izlazni napon na nivou ligičke nule: VOL = VCES = 0.8 standardno TTL NI kolo sa dva ulaza -Izlazni stepen standardnog TTL kola znatno se razlikuje od izlaznog stepena DTL kola -Uloga otpornika R4 1.-Bez dioda D3 i D4 na slici 1.5 V (1.10) -Druga prelomna tačka na karakteristici prenosa pojavljuje se kada tranzistor T3 počne da provodi. Drugi nedostatak DTL kola je velika površina koja je potrebna za realizaciju kola na silicijumskoj pločici. S jedne strane smanjena je potrebna površina za realizaciju ulaznog kola. STATIČKE KARAKTERISTIKE Karakteristika prenosa. S druge strane smanjeno je i vreme propagacije signala kod TTL kola slika 1. logički nivoi i margine šuma VOH = VCC – 2VBET = 3.1 V (1.6 V (1.).

slika 1. 1. oko tri puta manje nego kod DTL kola. DINAMIČKE KARAKTERISTIKE -Tipično vreme kašnjenja tp standardnih TTL kola iznosi 10 ns. odnosno.4.9 karakteristika prenosa standardnog TTL NI kola Faktor grananja na izlazu -Tipična vrednost faktora grananja N kod standardnih TTL kola je 10. Kako je disipacija tipičnog standardnog TTL kola oko 10 mW. 1. proizvod snage i kašnjenja je oko 100 pJ.3. FAMILIJA TTL KOLA -Danas postoji više od 500 različitih kola u 54/74 familiji.3.10 standardno TTL I kolo sa dva ulaza (SN7408) -Uvode sa dva nova tranzistora T5 koji ostvaruje potrebnu inverziju i T6 koji radi kao pomerač nivoa -kašnjenje oko 15 ns 12 . Standardno TTL I kolo slika 1. -Oznake TTL kola su u priličnoj meri standardizovane i imaju oblik XXMMKNNN.2.

Standardno TTL I-ILI-NE kolo slika 1.12 standardno TTL ILI kolo sa dva ulaza (SN7432) -kašnjenje standardnog ILI kola iznosi oko 12 ns. Ukupni broj tranistora kod NILI kola veći (6 umesto 4).Standardno TTL NILI kolo slika 1.13 standardno TTL I-ILI-NE kolo sa 4x2 ulaza (SN7454) 13 . u kolima većeg stepena integracije više se koriste NI kola.11 standardno TTL NILI kolo sa dva ulaza (SN7402) -Statičke ulazne karakteristike su iste kao kod NI kola. Standardno TTL ILI kolo -umetanje dva tranzistora T7 i T8 : slika 1. vreme propagacije NILI kola je isto kao kod NI kola i iznosi 10 ns.

15 bafersko NI kolo sa dva ulaza (SN7437) -manji otpornici i tranzistor T5 -faktor grananja je povećan na 30.5ns Ekspandabilna kola i ekspanderi -Ekspandabilna logička kola imaju posebne ulaze slika 1.14 ekspandabilno TTL I-ILI-NE kolo sa 4x2 ulaza (SN7453) Baferi i drajveri .-vreme propagacije tp reda 10.kola za strujno rasterećenje koja se kraće nazivaju baferi ili drajveri slika 1. 14 . Vreme propagacije je oko 10ns ali pri oko tri puta manjem otpornom i tri puta većem kapacitivnom opterećenju izlaza.

ali zbog povećane brzine proizvod snage i kašnjenja je oko 60pJ.16 Šotki TTL NI kolo sa dva ulaza (SN74S00) . -kočenje tranzistora je znatno brže jer ne postoji vreme zasićenja potrebno za eliminaciju viška nosilaca iz baze.4. -Vrednosti otpornika su oko 2 puta manje u odnosu na otpornike kod standardnog TTL kola. 1. -TTL LS kola odlikuju se i povećanim izlaznim faktorom grananja koji je oko 20 15 .2.1. Proizvod snage i kašnjenja je 20 pJ što predstavlja poboljšanje od 5 puta u odnosu na standardno TTL kolo -vrednosti otpornosti su oko 5 puta veće nego kod standardnog TTL kola i 5-10 puta veće nego kod Šotki TTL kola.4. što predstavlja poboljšanje od oko 40% u odnosu na standardnu TTL familiju. ŠOTKI TTL (74S) FAMILIJA slika 1. 74LS FAMILIJA -disipacija od svega 2 mW i kašnjenje od 10ns.17 karakteristika prenosa Šotki TTL NI kola -funkcija otpornika R6 -vreme tpLH znatno skraćeno u odnosu na standardna TTL kola i tipično je 3ns.umeću se tranzistori T5 i T6 slika 1.1. To izaziva povećanje disipacije kola na oko 20mW.

74AS FAMILIJA (1.3 V dok su koordinate prelomne tačke PT2: VIH = 2VBE – VDS = 1.16) slika 1.19 NI kolo sa dva ulaza iz 74AS familije (74AS00) -multiemitorski tranzistor na ulazu zamenjen Šotki diodama.13) (1. -Uloga dioda D3 i D4 je da obezbede brže gašenje tranzistora T5 i T4. 16 . 1. -dioda D3 radi ubrzanja prelaza sa logičke jedinice na logičku nulu na izlazu.slika 1.15) (1.3 V .14) (1. Smanjene su i dimenzije tranzistora i skraćeno je vreme propagacije tp na svega 1.18 Šotki TTL NI kolo male snage sa dva ulaza (SN74SL00) -koordinate prelomne tačke PT1 su: VIL = 2VBET – VDS = 0. Proizvod snage i kašnjenja iznosi 30 pJ.9 V VOH = VCC – VBET = 4.4.1 V VOL = VCES = 0.5 ns uz istu disipaciju od 20 mW kao kod kola 74S familije.3.

-Šotki diode D1 i D2 služe za brzo kočenje tranzistora T4 kada ulaz prelazi iz stanja logičke jedinice na logičku nulu. disipacija kola zbog oko 2 puta većih otpornosti prepolovljena i iznosi svega 1 mW. dioda D1 i otpornik R4.1. Vrednost otpornika je rezultat kompromisa i zavisi od broja ulaznih priključaka koji su vezani na liniju. slika 1. Male vrednosti otpornika daju veliku struju u kolektore zasićenih tranzistora smanjujući na taj način faktor grananja.4.8 uklonjeni tranzistor T4. .21 TTL NI kolo sa dva ulaza i otvorenim kolektorom (SN7401) 17 . 1.5. 74ALS FAMILIJA slika 1.Kola sa otvorenim kolektorom imaju još jednu primenu: “ožičeno I” ili “kolektorsko I”. Velike vrednosti otpornika nisu pogodne zbog smanjenja napona logičke jedinice zbog pada napona na otporniku. -Vreme propagacije od 4 ns.4.4.20 NI kolo sa dva ulaza iz 74ALS familije (74ALS00) -diode zamenjene pnp tranzistorima T1 i T2 na ulazu -Tranzistor T3 koji radi kao emitor-folover povećava strujnu pobudu izlaznog stepena i tako ubrzava rad kola. TTL LOGIČKA KOLA SA MODIFIKOVANIM IZLAZNIM STEPENOM TTL kola sa otvorenim kolektorom -iz kola sa slike 1.

Trostatička TTL kola -Izlazni stepen trostatičkih TTL kola je skoro isti sa uobičajenim TTL izlaznim stepenom samo se može dovesti u stanje visoke impedanse kada su svi izlazni tranzistori zakočeni. PRAKTIČNI ASPEKTI KORIŠĆENJA TTL KOLA Vezivanje neiskorišćenih ulaza -Slobodni ulaz NI kola se ne sme ostaviti otvoren -vezivanje neiskorišćenih ulaza više NI (I) kola na napon napajanja preko zajedničkog otpornika vrednosti od 1 kΩ do 10 kΩ slika 1. Ovo je vrlo popularan način vezivanja neiskorišćenih ulaza jer ne zahteva upotrebu dodatnih komponenata.30.5. -Kod trostatičkih kola se izlazni stepen brže koči nego što se uključuje što je veoma pogodna osobina.22 vezivanje neiskorišćenih ulaza kod TTL NI (I) kola -vezivanje neiskorišćenih ulaza na napon napajanja preko diodnog kola -Neiskorišćeni ulazi NILI (ILI) kola se najčešće vezuju direktno na masu. 1.23 diferencijalni pojačavač kao logički invertor 18 . -Neiskorišćen ulaz se može kratko spojiti sa korišćenim što je takođe prikazano na slici 1. 1. -postoji još jedan ulazni (kontrolni) priključak E -Vreme propagacije od ulaza A do izlaza je reda 10ns. Vreme propagacije tpZH (vreme potrebno za dovođenje izlaza iz stanja visoke impedanse) iznosi 11 ns dok je tpZL (vreme potrebno za izvođenje izlaza iz stanja visoke impedanse) duže i iznosi 16 ns.6. ECL LOGIČKA KOLA slika 1..4.

T4 generiše referentni napon.5.1. 1. -Ulazni i izlazni nivoi nisu kompatibilni -mala logička amplituda reda nekoliko stotina mV -promene VCC direktno preslikavaju u promene izlaznog napona u oba logička stanja. -Tranzistor T3 ostvaruje ILI/NILI funkciju. Margine šuma i logička amplituda ECL kola su vrlo mali a stabilnost logičih nivoa i referentnog napona zavisi od varijacija napona napajanja VEE i promena temperature 19 . Zato se priključak za VCC vezuje na masu koja je tačka sa najstabilnijim potencijalom u kolu.31 se ne uključuju i ne koče već se struja kroz otpornik RE usmerava u jedan ili drugi tranzistor.24 logičko ILI/NILI kolo sa dva ulaza iz ECL 10K familije -Ovo kolo ima dva izlaza i realizuje ILI ili NILI funkciju. T5 i T6 služe kao strujni pojačavači i pomerači nivoa -diode D1 i D2 služe za temperaturnu kompenzaciju napona na emitorskim spojevima T2 i T4. ECL 10K FAMILIJA slika 1. dok tpLH raste znatno sporije. Statičke i dinamičke karakteristike -faktor grananja se obično ograničava na 10 -margine šuma i logička amplituda imaju male vrednosti -prosečna disipacija po kolu je: PD = PDIF + PREF/4 = 24 mW (1. Proizvod snage i kašnjenja za ECL 10K familiju je: PDP = 48 pJ (1.18) -Vreme propagacije opterećenog ECL kola je veće od 2 ns zato što tpHL raste po skoro linearnom zakonu sa povećanjem kapacitivnog opterećenja. Prosečno vreme propagacije neopterećenog ILI/NILI kola iznosi svega 2 ns.17) -Dinamičke karakteristike ECL kola su veoma dobre. -ECL kola 10K familije imala su dosta nedostataka.-tranzistori u kolu sa slike 1.

slika 1. 20 . Ulazna impedansa ECL kola Ru je reda nekoliko desetina kΩ. Veza između ulaza i izlaza može se smatrati vodom čija je karakteristična impedansa R0 reda nekoliko desetina do nekoliko stotina Ω. Glavni razlog za to su bolje karakteristike upotrebljenih tranzistora.5. -Prosečna disipacija kola iz 100K familije iznosi oko 40 mW. Najvažnije razlike između 10K i 100K familije postoje u konstrukciji izvora referentnog napona. Proizvod snage disipacije i kašnjenja je oko 30 pJ i lošiji je u poređenju sa novijim kolima iz TTL familije.2.1.5.3. b) izvor referentnih napona -Oba napona VRS i VCS su nezavisna od temperaturnih promena.25 ECL ILI/NILI kolo sa dva ulaza iz 100K familije: a) diferencijalni pojačavač. PRAKTIČNI ASPEKTI PRIMENE ECL KOLA Povezivanje ECL kola -Izlazna impedansa ECL kola Ri je mala i uvek manja od 10 Ω. ECL 100K FAMILIJA -Osnovne razlike su zamena otpornika R3 tranzistorom T4 i uvođenje dioda D1 i D2 i otpornika R4 između kolektora diferencijalnog para tranzistora. a takođe ne zavise ni od promena napona napajanja VEE. Poboljšanja statičkih karakteristika su impresivna a i dinamičke karakteristike kola iz 100K familije su znatno bolje od kola iz 10K familije. 1.

jer bi se inače ulaz ponašao kao da je stalno na nivou logičke jedinice.27 prilagođenje na karakterističnu impedansu na izlazu voda slika 1. .26 sprezanje ECL kola: a) ekvivalentna šema. dok se veće varijacije naglo prigušuju jer jedna dioda provede. slika 1. -Varijanta sa slike 1. ulazi narednih logičkih kola moraju biti fizički blizu. Obe varijante smanjuju izlazni faktor grananja.28 prilagođenje na karakterističnu impedansu na ulazu voda -prednost ovakvog načina zatvaranja je što nije potreban poseban izvor za napajanje. b) mogući oblik odziva na naglu promenu na početku voda -sprečavanje oscilacija zatvaranjem voda na prijemnoj strani otpornikom čija je otpornost jednaka karakterističnoj impedansi -Otpornik kojim se zatvara vod na ulazu ECL kola mora biti vezan na negativni napon manji od VR.29 sprečavanje neželjenih oscilacija na vodu pomoću diode 21 . tako da signal na vodu može slobodno oscilovati u opsegu VR±VDS.Šotki diode su vezane na referentni napon VR.slika 1. slika 1. Nedostaci ovakvog načina zatvaranja voda su slični kao kod zatvaranja voda na izlazu.36b ima kao nedostatak veliku disipaciju na otpornicima koji formiraju razdelnik napona.

najprostije logičko kolo u MOS tehnologiji je invertor. kolo invertora u MOS tehnologiji predstavlja osnovu za formiranje složenijih logičkih kola.1 iako se ovo kolo invertora zbog svojih nedostataka ne koristi u praksi. Kada je ulazni napon manji od prekidnog napona tranzistora Vt tranzistor je zakočen i napon na izlazu kola jednak je naponu napajanja VDD . LOGIČKA KOLA SA MOS TRANZISTORIMA U poslednjih petnaest godina došlo je do naglog razvoja tehnologije MOS integrisanih kola. Kao i u bipolarnoj tehnologiji. posebno NMOS i CMOS tehnologije. Dakle. može se očekivati da će uskoro CMOS kola i po brzini prevazići bipolarna logička kola. odnosno parica. CMOS tehnologija nudi jos dve prednosti: izuzetno malu potrošnju u statičkom režimu i brzinu rada koja je danas porediva sa bipolarnim kolima. tako da danas NMOS i CMOS kola dominiraiu u digitalnoj elektronici. napon logičke jedinice na izlazu je: VOH=VDD (2. Kako se sa smanjivanjem dimenzija tranzistora.Pored toga sto obavlja jednu od osnovnih logičkih operacija.izuzimajući ECL kola. Osim toga. a naročito u kolima veće gustine integracije kao što su ISI i VLSI kola. 2. ono predstavlja bazu za razvoj praktičnih invertorskih kola koja se realizuju u integrisanoj tehnici. Razlog za to je prvenstveno u manjim dimenzijama MOS tranzistora. Analizu rada invertora sa NMOS tranzistorom započećemo određivanjem karakterističnih tačaka na karakteristici prenosa. Osnovni razlog za sve veće korišćenje MOS kola je što je u MOS tehnologijama moguće postići veću gustinu integracije nego kod bipolarnih kola. Elegantno rešenje predstavlja korišćenje uparenih vodova.-Još jedan problem koji se javlja kod sprezanja ECL kola je problem preslušavanja. brzina MOS kola linearno povećava. Preslušavanje je posledica neizbežnih kapacitivnih i induktivnih sprega između bliskih vodova Preslušavanje se može sasvim eliminisati korišćenjem koaksijalnih kablova.30 eliminacija preslušavanja upredanjem sprežnih vodova 2. odnosno neželjene sprege kola preko vodova.1) 22 .1 NMOS INVERTORI Osnovno kolo invertora u MOS tehnologiji je invertor sa NMOS tranzistorom koji je prikazan na slici 2. sto nije slučaj u bipolarnoj tehnologiji. slika 1.

Sto je realan slučaj u praksi. oko 100 puta veću od tranzistora. Ako se pretpostavi. manji napon VIH i manji napon V0L. RD=50 K. Tranzistor radi u linearaom režimu pa se izjednačavanjem struje kroz otpornik RD sa strujom drejna dobija kvadratna jednačina po VOl. 23 . k V −V 2 [2(VOH − VT )VOL − VOL ] = DD OL odakle se uzima samo pozitivno rešenje 2 RD VDD 1 VOL = VIL = + VT = VT Za VIL se dobija (2.1 INVERTOR sa NMOS tranzistorom Znatno teže je odrediti nivo logičke nule na izlazu koji se javlja kada je na ulazu dovoljno visok napon. dakle. Međutim veće vrednosti otpornika zahtevaju veliku površinu silicijuma. da se ulazni napon dovodi sa izlaza kola istog tipa.. 2 Karakteristika prenosa klasičnog NMOS invertora.Time se povećava površina NMOS tranzistora kao i njegova disipacija. što takođe nije dobro rešenje Prema tome. bolje statičke karakieristike. 100K i 200K dobijamo sledeću karakteristiku prenosa: Slika 2. velika vrednost otpornika zahteva i veću vrednost napona napajanja. Uobičajeno rešenje ovog problema u tehnici integrisanih kola je korišćenje drugog MOS tranzistora kao opterećenja umesto otpornika RD. može se uzeti da je Vu = V0H. Da bi se olakšali zahtevi za veličinom otpornosti RD može se povećati vrednost W/L. što je nedopustivo. invertor sa NMOS tranzistorom i otpornikom kao opterećenjem nije pogodan za primenu u tehnici integrisanih kola jer onemogućuje postizanje velike gustine integracije. Vidi se da veće vrednosti otpornika RD daju strmiju karakteristiku prenosa.2) 1 + kRD (VDD − VT ) kRD Za date vrednosti parametara VDD=5 V. Osim toga.Slika 2.

4) 2 k2 je skoro 6 puta manje od transkonduktanse invertorskog tranzistora K1. zavisno od napona između sorsa i podloge tranzistora T2.5) 24 . RD = 100 K. Osnovne karakteristike tranzistora T2 koji treba da bude ekvivalentan otpo-rniku RD mogu se odrediti na sledeći način. dok opteretni tranzistor ima kanal čija je duzina tri puta veća od širine. Dakle.3. NMOS tranzistor se može iskoristiti umesto otpornika RD u kolu sa slike.9 µ A/V2 (2. (W/L)2 = 0. To znači da će na rad tranzistora T2 uticati efekat podloge koji će.Interesantno je primetiti da je osnova opteretnog tranzistora T2 takođe vezana na masu jer je kod integrisanih kola osnova svih tranzistora zajednička i vezana na najmanji potencijal.34. Prema tome. Geometrijske karakteristike kanala oba tranzistora definisu geometrijski factor: (W / L)1 W1 L2 k1 = = (W / L) 2 W2 L1 k 2 Minimalna površina kola se dobija za KR=1.2.34. VSB2. menjati prekidni napon tranzistora VT2. za odnos W/L opteretnog tranzistora dobija se (W/L)2 = k2/k' = 0.3 V.3 NMOS ivertor sa zasićenim aktivnim opterećenjem Ovako se dobija invertor sa zasićenim aktivnim opterećenjem koji je prikazan na slici 2. dobija se: k I RD = I D 2 = 2 (VGS 2 − VT 2 ) 2 . KR = Karakteristika ovog kola prikazana je na sledećoj slici: (2. (W/L)1 =2. Izjednačujući struju IRD sa izrazom za struju zasićenog tranzistora T2. k2=6.3) RD gde je kao i u prethodnom slučaju VDD = 5 V. Struja kroz otponik RD je: V −V I RD = DD OL = 47 µ A (2. Slika 2. V0L =0. invertorski tranzistor ima kanal čija je širina dva puta veća od dužine.2 INVERTOR SA MOS TRANZISTOROM SA INDUKOVANIM KANALOM NMOS tranzistor sa indukovanim kanalom se ponaša kao otpomik velike vrednosti ako radi u režimu zasićenja. Opteretni tranzistor T2 moze samo da radi u zasićenju ili da bude zakocen jer je kod njega VGS2 = VDS2 . Kako je k = k'(W/L).

5 Invertor sa nezasićenim aktivnim opterećenjem 25 . Ako se smanjenim ulaznim naponom V0H pobuđuje drugi invertor. na napon napajanja VGG. VGG>VDD + VT2 (2.Stika 2.3 Invertor sa nezasićenim aktivnim opterećenjem (2. Analizom dobijamo sledeće prednosti za parametere: VIL=1 V VOL= 5%VDD VIH=2.3 V nego znatno veći. tranzistor T2 stalno radi u linearnom režimu.2 V VOH=Vul 2.4 Karakteristike prenosa NMOS invertora sa slike 3 Smanjenje nivoa logičke jedinice nije veliko. kao na slici 2.6) Osnovni nedostatak invertora sa zasicenim NMOS tranzistorom kao aktivniin opterećenjem je smanjeni napon logičke jedinice V0H. Povećanje vrednosti napona logicke jedinice V0H moze se jednostavno izvesti vezivanjem gejta tranzistora T2.Međutim. a izlazni nivo je sličan kao kod TTL kola. ovo smanjenje ima indirektne negativne posledice.5.7) Ako je uslov (1) ispunjen. izlazni napon iz datog invenora neće biti V0L = 0. jer je: VDS2<(VGS2-VT2) (2. Pomoćni napon napajanja VGG treba da zadovolji uslov.8) Slika 2.

2 V.Karakteristika prenosa ovog invertora je slična karakteristici prenosa invertora sa zasićenim aktivnim opierećenjem. a zbog povećanog broja vodova za napajanje u kolu veće je zauzeće silicijumske podloge. 26 . Statičke karakteristike Ako je ulazni napon nizak.9) Obe margine šuma su veće od margina šuma invertora sa opteretnim tranzisto. VIL=1. Prema tome. To su tranzistori sa ugrađenim kanalom.rom sa indukovanim kanalom. što je pnkazano na slici 2. šema sa slike 6.6. 2. NMOS tranzistora sa indukovanim kanalom u zasićenju (b) i linearnom režimu (c). potrebna su dva izvora za napajanje.4 INVERTOR SA MOS TRANZISTOROM SA UGRAĐENIM KANALOM Slika 2. Glavna poboljšanja su povećana logička amplituda zbog povećanja nivoa logičke jedinice i povećana strmina u prelaznoj zoni zbog povećane struje opteretnog tranzistora. VOL=0. NMOS tranzistor sa ugrađenim kanalom i kratkospojenim gejtom i sorsom može se upotrebiti kao dobro aktivno opterećenje invertorskog tranzistora.1 V (2. Velika prednost primene tranzistora sa ugrađenim kanalom nad tranzistorom sa indukovanim kanalom.Zbog toga se invenor sa nezasicenim prekidačem izuzetno retko koristi u realizaciji NMOS integrisanih kola jer ga svojim karakteristikama daleko prevazilazi invertor sa aktivnim opterecenjem realizovanim sa NMOS tranzistorom sa ugradenim kanalom.7 su prikazane strujno-naponske karakteristike invenora sa opterećenjem izvedenim pomoću otpornika (a).2 V. Medutim. tranzistor T1 ne provodi dok tranzistor T2 radi u line. kao i NMOS tranzistora sa ugrađenim kanalom (d). Na slici 2. Ako se kod tranzistora sa ugradenim kanalom kralko spoje gejt i sors takav tranzistor radi u zasićenju kada je napon VDS > (VGS – VT) = \VT\ i ponaša se kao izvor konstantne struje.6 Invertor sa NMOS tranzistorom sa ugrađenim kanalom kao aktivnim opterećenjem Usavršavanjem postupka implantacije jona omogućena je proizvodnja NMOS tranzistora sa negativnim prekidnim naponom VT kod kojih kanal postoji i kad nema napona između gejta i sorsa.8 V NMO= VIL -VOL=1. nije idealno.9 ima I neke nedostatke. u realizaciji aktivnog opterećenja. Karakteristike su izračunate pomoću programa SPICE. Na osnovu ovih podataka izračunavamo margine šuma: NM1= VOH -VIH=2. ponašanje tranzistora sa ugrađenim kanalom. Potrebna vrednost geometrijskog faktora Kp je veća za iste radne uslove nego kod invertora sa nezasićenim prekidačem. Pa ipak.dok su preostali naponski nivoi nakon računanja VIH=2. što je posledica povećane strmine karakteristike pre-nosa u prelaznoj zoni.1 V. Izlazni napon je visok i iznosi: VOH=5 V. Pre svega. je što je tranzistor sa ugradenim kanalom uvek provodan u opsegu izlaznih nanona od 0 do VDD. kada se upotrebi kao aktivno opterećenje.arnom režimu sa vrlo malom strujom.

27 . Dodavanjem još jednog NMOS tranzistora paralelno invenorskom tranzistoru. 2.8 Poređenje karakteristika prenosa razmatranih invertora. I sa ove slike se vidi prednost primene tranzistora sa ugrađenim kanalom kao opterećenja.5.7 Poređenje strujno naponskih karakteristika opteretnih elemenata Sa slike se jasno uočava da karaktenstika koja odgovara tranzistoru sa ugrađenim kanalom ima najbolji oblik i pored toga što dosta odstupa od idealne karakteristike strujnog izvora.9. Slika 2. dobija se NILI kolo sa dva ulaza. Na slici 8 su prikazane karakteristike prenosa istih invertora. kao što je pokazano na slici 2.5 NMOS LOGIČKA KOLA Savremena logička kola u NMOS tehnologiji formiraju se od osnovnog invertorskog kola sa opteretrim tranzistorom sa ugrađenim kanalom prikazanog na slici 2.Slika 2.

V0H =VDD.10) Da se ne bi poremetio garantovani nivo napona logičke nule. 2. odgovarajući tranzistor provodi i izlaz je na nivou logičke nule VOL. od SSI do VLSI. SSI i MSI.9. čija je struktura prikazana na slici 2. NI kola u NMOS tehnologiji prave se serijskim vezivanjem dodatnih invertorskih tranzistora kao na slici 2.9 NILI i NI kolo sa dva ulaza u NMOS tehnologiji Funkcionisanje kola sa slike 2. se sastoji od dva MOS tranzistora sa indukovanim kanalom. To je razlog što se NMOS invertori i logička kola ne prave u tehnikama nizeg stepena integracije.9 biće na nivou logičke nule samo ako oba invertorska tranzistora provode. dok drugi tranzistor ima kanal p tipa. logička funkcija kola je zaista: Y = A + B = A• B (2. Na slici 10 (b) je prikazan potpuni šematski simbol kao i uprošćeni simbol u kome se podrazumeva da postoje kratki spojevi između podloge i sorsa oba tranzistora. 28 . Kod svakog od tranzistora osnova je spojena na sors tako da nema uticaja efekta podloge. dinamičke karakteristike invenora i logičkih NMOS kola su loše ako su parazitivni kapaciteti veliki. V0L. Izlazni napon je visok samo ako su oba ulaza na niskom potencijalu tako da su ulazni tranzistori zakočeni. Jedan od tranzistora ima kanal n tipa. Dakle. CMOS invertor. Dakle.9 se može jednostavno objasniti.Izlaz NILI kola sa slike 2. a na nivou logičke jedinice ako je bar jedan od invenorskih tranzistora zakočen.11) Zbog malih struja sa kojima rade. svaki od invertorskih tranzistora mora imati isti odnos W/L kao i kod osnovnog invertora.6 CMOS INVERTOR Komplementarna MOS (CMOS) kola predstavljaju najrasprostranjeniju familiju modernih logičkih kola zbog toga što se jedina koriste u svim stepenima integracije.10. Kada je bilo koji od ulaznih priključaka na visokom potencijalu. logička funkcija kola je: Y = A• B = A+ B (2. gde je uticaj parazitnih kapaciteta veza i priključaka značajan.Slika 2.

Slika 2.10 CMOS invertor a)struktura

b)potpun i uprošćen šematski prikaz

Kada je na ulazu nizak napon, NMOS tranzistor ne može da provodi jer je:
Vul = VCSN < VTN, dok PMOS tranzistor može da provodi jer je:

\VGSP\ =\ Vul -VDD\ >\VTP\ Struja PMOS tranzistora je vrlo mala jer je jednaka sa strujom curenja zakočenog NMOS tranzistora. Izlazni napon je praktično jednak naponu napajanja. Dakle, napon logičke jedinice na izlazu CMOS invertora je: VOH=VDD (2.12) Kada je na ulazu visok napon, blizak naponu napajanja, NMOS tranzistor provodi jer je Vul=VGSN>VTN dok je PMOS tranzistor zakočen jer je : \VGSP\ =\ Vul -VDD\ <\VTP\ (2.13) i u ovom slučaju je struja kroz invertor mala, pa je iziazni napon praktično nula (tipično manji od 10 mV). Napon logičke nule na izlazu CMOS invertora je: VOL = 0 V (2.14) Pošto je u oba logička stanja jedan od tranzistora zakočen, struja izvora za napajanje u stabilnim logičkim stanjima je infinitezimalno mala. Zbog toga je statička disipacija CMOS invertora reda nekoliko nW. I pored izuzetno male statičke radne struje, CMOS invertor ima značajan izlazni strujni kapacitet jer provodni tranzistor može da primi ili da preda značajnu struju otpornom ili kapacitivnom opterećenju vezanom na izlaz. To znači da će faktor grananja na izlazu biti veliki i da će dinamičke karakteristike biti dobre.
Karakteristika prenosa

Pošto su nam poznate vrednosti za VOL i VOH za crtanje karakteristike prenosa trebaju nam još vrednosti za VIL i VIH. Posebno je interesantan slučaj uparenih tranzistora kada je VTN = \VTP\ i kn. = kp. Pošto je µn oko 2.5 puta veće od µp , sledi da za zadovoljenje uslova kN = kP odnos W/L PMOS tranzistora treba da bude 2.5 puta veći od odnosa W/L NMOS tranzistora. Uslov kN = kp obezbeđuje iste uslove za strujni kapacitet izlaza u oba logička stanja. Tada se jednačina uprošćava i postaje: 2V − VDD (2.15) VIL = IZL 2 dok je rešenje za apscisu prelomne tačke na karakteristici prenosa: 1 V IL = (3V DD + 2VT ) (2.16) 8 Za slučaj uparenih tranzistora dobijamo: V + 2VIZL (2.17) VIH = DD 2 pa se za apcisu prelomne tačke na karakteristici prenosa VIH dobija:
29

1 VIH = (5VDD − 2VT ) 8

Slika 2.11 Karakteristika prenosa CMOS invertora.

1 NM 0 = VIL − VOL = (3VDD + 2VT ) 8 (2.18) 1 NM 1 = VOH − VIH = (3VDD + 2VT ) 8 Dakle, margine šuma su iste, što je posledica uparenosti karakteristika tranzistora. Naravno, ako tranzistori nisu upareni, karakteristika prenosa neće biti simetrična i margine šuma neće biti iste. Na karakteristici prenosa, koja je prikazana na slici 2.11, postoji još jedna interesantna oblast. To je segment izmedu tačaka B i C. U toj radnoj oblasti oba tranzistora rade u zasićenju pa je pojačanje invertora beskonačno.
Disipacija CMOS kola

Kod CMOS invertora, kao i kod složenijih CMOS kola, postoje četiri uzroka za disipaciju kola. To su: struja curenja, kapacitivnost opterećenja, interne kapacitivnosti i prelazna stanja. Dispacija usled struje curenja predstavlja statičku disipaciju koja je ustvari proizvod napona napajanja VDD i struje curenja. Statička disipacija CMOS kola je reda µW. Mnogo važnija su ostala tri uzroka disipacije koji se javljaju samo prilikom promene logičkih stanja i koji su poznati pod zajedniikim nazivom dinamička disipacija. Dinamička disipacija CMOS invertora je: 2 PD = f (C P + C PD )VDD (2.19) gde je f učestanost,CP kapacitivno opterećenje,a CPD je dato izrazom: 2 C PD = CT + 0.5(VDD − 2VT ) I DD max (t LH + t HL ) / VDD (2.20) Kapacitivnost Cpd se obično određuje eksperimentalno, merenjem disipacije kola bez opterećenja. PDP faktor zavisi od brzine promene logičkih stanja pa je obično manji od 10 pJ i iznosi 1 pJ.
Parazitni efekti kod CMOS kola

Kola sa komplementarnim MOS tranzistorima podložna su i nekim degradirajućim, uticajima parazitnih elemenata koji se pojavljuju u strukturi CMOS tranzistora. Od mnoštva pn spojeva koji postoje u strukturi CMOS invertora mogu se formirati parazitni bipolarni pnp ili npn tranzistori. Na primer, pnp tranzistor se formira od oblasti sorsa i podloge PMOS tranzistora (emitor i baza) i podloge NMOS
30

tranzistora (kolektor). Tranzistor npn tipa se moze formirati od oblasti sorsa i podloge NMOS tranzistora (emitor i baza) i podloge PMOS tranzistora (kolektor). Opisani parazitni tranzistori su eksplicitno prikazani na slici 2.12. Pored tranzistora, na slici su prikazani i parazitni otpotnici koji potiču od konačnih provodnosti osnova PMOS i NMOS tranzistora. Ove otpornosti su male ali uvek postoje. Poznato je da npn-pnp struktura prikazana na slici 12 ima strujno naponsku karakteristiku, prikazanu na slici 2.13, koja u jednom delu ima negativni nagib. tj dinamička otpornost strukture je negativna. Na ovaj deo karakteristike se moze doći ako se pređe neki kritični napon VL koji kod savremenih CMOS kola iznosi 10 do 20 V. Tada oba tranzistora počinju da provode i zbog pozitivne povratne sprege struja počinje naglo da raste. Radna tačka se brzo prebaci preko dela I - V karakteristike sa negativnim nagibom i zaustavlja na delu karakteristike čiji je nagib određen otpomicima R3 i R4.

Slika 2.12 Parazitni bipolarni tranzistori u CMOS strukturi.

Slika 2.13 Strujno-naponska karakteristika npn-pnp strukture.

Otpornici R3 i R4 ograničavaju struju na nekoliko mA. Za ovu pojavu se upotrebljava engleski termin latch-up pošto nema domaćeg odgovarajućeg termina. Ova pojava može trajno da ošteti kolo.
2.7 CMOS LOGIČKA KOLA

Kao i u slučaju NMOS tehnologije, CMOS logička kola dobijaju se proširivanjem. osnovnog invertorskog kola sa slike 2.10. Na slici 2.14 prikazana su CMOS NILI i Nl kola sa dva ulaza. NILI kolo dobijeno je dodavanjem paralelnog kanalnog tranzistora T3, i serijskog p kanalnog tranzistora T4. Za svaki dodatni ulaz dodaju se dva komplementama tranzistora. Formiranje NI kola je dualan proces. Za svaki ulazni priključak dodaje se serijski N-kanalni tranzistor i paralelni p-kanalni tranzistor. Dakle, CMOS logička kola su u pogledu iskorišcenja površine slilicijuma manje ekonomična od odgovarajućih NMOS logičkih kola.

31

Slika 2.14 CMOS logička kola: a) NILI kolo, b) NI kolo.

Rad kola sa slike 2.14 je jednostavno objasniti. Izlaz NILI kola biće na visokom nivou samo ako su oba ulaza na niskom nivou. Dakle, imamo: Y = A• B = A+ B (2.21) što je zaista logička funkcija NILI kola. Nasuprot tome, izlaz NI kola biće na niskom nivou jedino ako su oba ulaza na visokom nivou. Na osnovu toga se može napisati logička jednačina: Y = A + B = A• B (2.22) Da bi vremena kašnjenja rastuće i opadajuće ivice bila ista potrebno je da bude: (W/L)P=2.5N(W/L)N (2.23) kod NILI kola, a kod NI kola treba da bude zadovoljen uslov: (W/L)P=2.5N(W/L)N /N (2.24) gde je N broj ulaza u logičko kolo. Pored osnovnih CMOS logičkih kola, za formiranje složenih digitalnih mreža u CMOS tehnologiji koristi se i CMOS transmisioni gejt koji je prikazan na slici 2.15. Kao što se vidi, transmisioni gejt čine dva paralelno vezana tranzistora od kojih je jedan PMOS, a drugi NMOS tipa. Gejtovi tranzistora se pobuduju komplementarnim signalima C i C . Kada je C = 0, raskinuta je veza ulaza sa izlazom, a kada je C = 1 ulaz i izlaz su kratko spojeni. Dakle, transmisioni gejt se ponaša kao bidirekcioni kontrolisani prekidač pa se zbog toga često naziva i bilateralni prekidač.

Slika 2.15 CMOS transmisioni gejt: a) struktura, b) simbol

Nedostaci ove familije logičkih kola bili su brojni. Pored nedovoljnog izlaznog strujnog kapaciteta i nekompatibilnosti logičkih nivoa sa tada dominantnom TTL tehnologijom, najvažniji nedostatak 4000 familije bila je mala brzina rada. Vreme kašnjenja zavisilo je od spoljnjeg kapacitivnog opterećenja i bilo
32

a time i margine šuma. pri naponu napajanja od 10V i vremenima uspona i pada ulaznog impulsa od 20ns.16 NI kolo sa dva ulaza iz 74C familije CMOS kola(74C00) FAMILIJA 74HC/HCT Dalja poboljšanja CMOS logičkih kola bila su uglavnom tehnološke prirode Pre desetak godina pojavila se nova familija CMOS logičkih kola poznata kao 74HC familija. Time je obezbeđeno smanjeno vreme kašnjenja u odnosu na 4000 familiju. Tehnološki napredak omogućio je postizanje minimalnih dimenzija elemenata od 3 µm i debljinu oksida od 60 nm. Kao što se vidi. Slika 2.25) Kako je ulazni kapacitet kola (Cp) reda 5 pF.8 CMOS LOGIČKA KOLA SA POBOLJŠANIM KARAKTERISTIKAMA Posle pojave prve familije CMOS logičkih kola. Među familijama CMOS kola sa poboljšanim karakteristikama prve su se pojavile modifikovana 4000 familija sa oznakom 4000B. Električne 33 .16 je prikazano NI kolo sa dva ulaza. Takode su izvršena tehnološka i strukturna poboljšanja koja su poboljšala karakteristiku prenosa. a zatim i 74C familija. ulazni stepen kola je isti kao kod osnovnog logičkog kola sa slike 2. smanjeni parazitni kapaciteti i ubrzan rad kola. Jedina razlika je što je kod kola iz 74C familije gejt napravljen od polikristalnog silicijuma.66Cp (2. FAMILIJA 74C Osnovno poboljšanje kod kola iz 74C familije je uvođenje dvostrukog razdvojnog slepena na izlazu. uloženo je dosta napora da se poprave uočeni nedostaci. glavno ograničenje za izlazni faktor grananja je dinamičke prirode. 2. čime su smanjene dimenzije tranzistora. Tranzistori u invertorima imaju veliki odnos W/L da bi se postigao veliki strujni kapacitet.14b. Za razliku od kola sa slike 14b. pa se na izlaz može vezati kapacitet do 50 pF. na slici 2. Kao primer kola iz 74C familije. Kako su razlike između 4000B i 74C familije vrlo male u daljem tekstu će biti opisana samo 74C familija CMOS logičkih kola koja je šire rasprostranjena. Na primer. može se proceniti na osnovu izraza: tp=22+0. vreme kašnjenja logičkih kola iz 4000 familije. Glavna pažnja je posvećena povećanju izlaznih struja što indirektno poboljšava dinamičke karakteristike. izlazni signal se propušta kroz dva invertora koji ne menjaju logičku funkciju.je relativno veliko.

Kada je izlaz u stanju logiške nule traazistor T. isto je kao kod TTL kola iz 54/74 i 74LS familije. U stanju logičke jedinice izlaz treba da obezbedi ulaznu struju 74LS kola koja iznosi max IIH = 20 µA.9 POVEZIVANJE MOS I TTL FAMILIJA LOGlČKIH KOLA Složeni digitalni sistemi se obično realizuju koristeći jednu familiju logičkih kola. kao na slici 2. ponekad se mora odstupiti od tog pravila.šeme kola iz 74HC familije su praktično identične električnim šemama kola iz 74C familije CMOS kola.. Međutim. Način sprezanja pokazan je na slici 2. odnosno.1V. Zbog toga pri sprezanju NMOS i TTL kola ima malo problema. Vreme kašnjenja je skraćeno pa je pri kapacitivnom opterećenju od 50 pF svedeno na svega 10 ns. jer u korišćenoj familiji ne postoji potrebno kolo. Ovi zahtevi se moraju rešiti prilikom projektovanja izlaznih tranzistora u NMOS kolu pravilnim izborom odnosa W/L Slika 2.35 V. 2. Poboljšanja u odnosu na starije familije CMOS kola su značajna. kao što su 74HCT i 74ACT su potpuno kompatibilne sa 74LS i 74ALS familijama i mogu se mešati bez ikakvog problema. Dozvoljeni opseg napona napajanja je smanjen i kreće se u granicama od 3 do 6 V. VOL = 0.18. 34 . i da pri tome izlazni napon ne poraste iznad maxVOL = 0.5 V. pa se na izlaz može vezati 10 ulaza kola iz 74LS familije.9 V.4 mA.17 Povezivanje NMOS I TTL kola Povezivanje CMOS i TTL kola Povezivanje CMOS i TTL kola je isto tako jednostavno. Ako NMOS kolo napaja 74LS kolo. Garantovani logički nivoi na izlazu su VOH =4.17. Izlazni strujni kapacitet je povećan na 4 mA. Sprezanju 74C familije sa 74LS familijom mora se posvetiti malo više pažnje. a da pri tome izlazni napon ne padne ispod minV0H = 2. Povezivanje NMOS i TTL kola Savremena NMOS integrisana kola se isključvo prave koristeći aktivno opterećenje sa tranzistorom sa ugrađenim kanalom.7 V. jedini problem koji treba rešiti je stujni kapacitet izlaza NMOS kola. Tada se mora izvršiti prelaz sa jedne na drugu familiju logičkih kola. Napon napajanja je 5 V kao i kod TTL kola. treba da primi ulaznu struju 74LS kola koja iznosi maxIIL = 0. Dozvoljene granice ulaznih nivoa su VIH = 3. Neke CMOS familije.15V i VIL= 1.

Slika 2.18 Povezivanj CMOS i TTL 74LS kola

Pri pobuđivanju 74LS kola iz CMOS kola treba obezbediti dovoljan strujni kapacitet izlaza CMOS kola. U stanju logičke jedinice CMOS kolo treba da obezbedi izlaznu struju od 20µA pri izlaznom naponu od najmanje 2.7 V. U stanju logičke nule CMOS kolo treba da primi izlaznu struju od 0.4 mA pri izlaznom naponu od najviše 0.5 V. Problem se, kao i u slučaju NMOS kola, rešava izborom odnosa W/L NMOS i PMOS tranzistora U Tabelama 2.1 i 2.2 prikazane su najbitnije statičke i dinamičke karakteristike za NILI kolo 7402 koje je tipični predstavnik CMOS kola niskog stepena integracije. 74C 74HC 74HCT 74AC 74ACT 2-6 “ 2-6 2-6 2-6 Napajanje (V) 3-20 4.5 4.9 4.9 4.9 4.9 V0H (min) (V) 0.5 0.1 0.1 0.1 0.1 V0L(max)(V) 3.5 3.15 2.0 3.15 2.0 VIH (mui) (V) 1.5 1.35 0.8 1.35 0.8 VIL (max) (V) -4.0 -4.0 -24.0 -24.0 IOH(max) (mA) -1.75 4.0 4.0 24.0 24.0 IOL (max) (mA) 1.75 >100 >100 >100 >100 >100 Faktor grananja Pd(µW) 2.5 2.5 2.5 2.5 2.5 Tabela 2.1 Poređenje statičkih karakteristika CMOS kola (VDD = 5 V, TA = 25 C) 74 C 74HC 74HCT 74 AC tpLH (tipično) (ns) 50 10 10 6.0 tpHL (lipično) (ns) 50 10 10 4.5 0.08 0.02 0.02 0.01 PDP(pJ) Tabela 2.2 Poređenje dinamičkih karakteristika CMOS kola (VDD = 5 V, Cp = 50 pF, TA = 25 C)
2.10 BiCMOS INTEGRISANA KOLA

74ACT 5.5 4.0 0.01

Osnovne prednosti CMOS integrisanih kola nad bipolarnim imegrisanim kolima su mala disipacija i velike margina šuma. Osim toga, CMOS kola imaju manju površinu, manje parazitne kapacitete, veću ulaznu otpornost, mogucnost provođenja struje u oba smera. Međutim, i bipolarna integrisana kola imaju niz prednosti od kojih je najvažnija sposobnost da pobuđuju velika kapacitivna opterećenja. Bipolarna kola takođe nude veći strujni kapacitet po jedinici površine, bolje osobine u linearnom režimu, bolju usklađenost karakteristika i manju osetljivost na varijacije proizvodnog procesa. Evo i izgleda nekih logičkih kola u BICMOS tehnologiji:

35

Slika 2.19 BiCMOS invertori: (a) Osnovno kolo, (b) Modifikovino kolo.

Ulazni stepen je CMOS invertor a izlazni stepen je od TTL kola. Kad tranzistori T3 i T4 uđu u zasićenje nisu mogli da se ugase pa su ubačeni R1 i R2 što je povećalo mnogo veličinu kola pa su R1 i R2 zamenjeni sa dva NMOS tranzistora. Za tako modifikovno kolo naponi na izlazu u stanju logičke nule i logičke jedinice iznose: VOL=VBE VOH=VDD-VBE (2.26) Kao što se vidi,logička amplituda BiCMOS invertora iznosi: LA=VOH-VOL=VDD-2VBE (2.27)

Logička amplituda, je manja nego kod običnog CMOS invertora za 2VBE. Iako je na prvi pogled smanjenje logičke amplitude malo ono predstavlja značajan nedostatak BiCMOS invertora. Naime, izlazni nivoi BiCMOS invertora postaju nedovoljni da u narednom kolu potpuno zakoče tranzistor koji treba da bude neprovodan. Zbog toga se povećava statička disipacija narednog kola. Komplementarni MOS nudi invertor sa skoro perfektnim karakteristikama kao što su visoke, simetrične margine šumova, visoku ulaznu i nisku izlaznu impendansu (prividnu otpornost), visoki koeficijent pojačanja u oblasti (regionu) prelaza (tranzicije), visoku gustinu pakovanja (male dimenzije uređaja), i malu disipaciju snage. Brzina je jedini faktor ograničenja, posebno kada veliko kapacitivno opterećenje. Na suprot sa ovim, ECL kolo ima veliku strujnu provodljivost (po jedničnoj oblasti), veliku brzinu prenošenja i male ulazno/izlazne šumove. Za slične brojeve izlaza i uporedivu tehnologiju, kašnjenje je oko dva do pet puta manje nego kod CMOS kola. Ipak ovo nije postignuto bez plaćanja neke cene. Velika potrošnja snage, čini veoma teškom integraciju velike gustine. 100k- ECL kolo, na primer, troši 60W (za amplitudu signala od 0.4V i za napajanje 4V). Tipično ECL kolo ima inferiorne jednosmerne karakteristike u poređenju sa CMOS kolom - nižu ulaznu impedansu i manje margine šumova. Skorijih godina, tehnološki napredak je učinio mogućim da se kombinuju komplementarni MOS tranzistori i bipolarni tranzistori u jednom, jedinstvenom procesu po razumnoj ceni. Samo jedan epitaksijalni sloj n - tipa je upotrebljen za PMOS i npn tranzistore. Njegova otpornost se bira , tako da on može da podrži oba uređaja. n+ ubačeni sloj , smešta se ispod epitaksijalnog sloja da bi umanjio sposobnost punjenja kondenzatora bipolarnog tranzistora, koja neprekidno povećava otpornost na latch up. p - sloj poboljšava gustinu pakovanja (dimenzije uređaja), zato što prostor između sabirnih elektroda bipolarnih tranzistora može da bude umanjen. To doprinosi uvećanju kapacitivnosti kolektor - substrata. Ova tehnologija otvara mnogo novih mogućnosti, zato što je sada moguće kombinovati visoku gustinu integracije MOS logike sa strujom bipolarnih tranzistora. BiCMOS invertor, koji postiže upravo to, je objašnjen u sledećem delu. Prvo govorimo o kolu uopšteno, a onda više detaljno o kontinualnim i prelaznim karakteristikama i potrošnji snage. Odeljak se zaključuje sa razmatranjem upotrebe BiCMOS-a
36

i njegovim budućim izgledom. Većina tehnika koje se uptrebljavaju u ovom odeljku su slične onima upotrebljenim za CMOS i ECL kola, tako da ćemo upotebljavati kratke analize bez detaljnih izvođenja za vežbu.

Slika 2.20 Poprečni presek BiCMOS procesa Pogled na BiCMOS kolo

Kao što je bio slučaj sa ECL i CMOS kolima, postoje brojne verzije BiCMOS invertora, svaka od njih sa neznatno različitim karakteristikama. Razmatranje jednog je dovoljno da se ilustruje bazični koncept i osobine kola. Šema BiCMOS kola je prikazana na slici B.2a. Kada je ulaz visok, NMOS-ov tranzistor M1 je uključen, uzrokujući da Q1 provede, dok su M2 i Q2 isključeni. Rezultat je nizak izlazni napon (Slika B.2b). Nizak Vin, sa druge strane, uzrokuje da se M2 i Q2 uključe, dok su M1 i Q1 u isključenom stanju, rezultirajući visok nivo izlaza. (Slika 2.21c). U stanju kontinualnog rada, Q1 i Q2 nikada nisu uključeni istovremeno, što doprinosi maloj potrošnji snage. Pažljivi čitalac može da uoči sličnost između ove strukture i TTL kola. Oba koriste bipolarnu push - pull fazu. U BiCMOS strukturi, to rezultira u boljem radu (boljim karakteristikama) i višoj ulaznoj impedansi.

(a) Generički BiCMOS izlaz (prolaz)

(b) Ekvivalentno kolo za visok ulazni signal Slika 2.21

c)Ekvivalentno kolo za nizak ulazni signal

Impedanse Z1 i Z2 su neophodne da otklone bazično naelektrisanje bipolarnih tranzistora kada su oni isključeni. Na primer, za vreme promene visokog - ka – niskom nivou na ulazu, M1 se prvo isključuje. Da
37

bi se isključio Q1, njegovo bazno naelektrisanje mora da bude otklonjeno. To se dešava kroz Z1. Dodavanje ovakvih otpornika, ne umanjuje samo vreme provođenja, nego takođe ima i pozitivan efekat na potrošnju energije. Postoji kratak period za vreme provođenja kada su i Q1 i Q2 uključeni uporedo, što stvara privremeni strujni put između VDD i GND. Rezultirajući strujni signal može da bude veliki i ima štetan efekat kako na potrošnju energije, tako i na izvor šumova. Zato, isključenje uređaja, što je pre moguće, je od najvećeg stepena važnosti. Karakteristike prenosa mogu da budi izvedene putem provere. Razmotrimo visok nivo . Sa Vin na 0 V, PMOS tranzistor M2 je uključen, podešavajući bazu Q2 na VDD. Q2 se ponaša kao emitter- follower, tako da VOUT naraste na VDD - VBE(on) maksimalno. Isto je tačno i za VOL. Za visoko Vin, M1 je uključeno. Q1 je uključeno dok je Vout > VBE (on).1 Čim Vout dostigne VBE(on), Q1 se isključi. VOL je stoga jednako VBE(on). Ovo umanjuje ukupnu naponsku promenu na VDD - 2VBE(on), što prouzrokuje ne samo umanjene margine šumova, već takođe uvećava disipaciju energije. Razmotrimo, na primer, kolo sa slike 2.22 gde je BiCMOS kolo prikazano sa jediničnim izlazom za Vin = 0. Izlazni napon VDD - VBE(on) ne uspeva da potpuno isključi PMOS tranzistor sledećeg stepene, pošto je VBE(on) približno jednak sa PMOS pragom. Ovo vodi ka stalnom oticanju struje i potrošnji energije. Predlagane su različite šeme da bi se rešio ovaj problem. O nekim od ovih šema će biti govora kasnije. Uprkos ovoj razlici, VTC BiCMOS invertor je značajno sličan onom u CMOS-u.

Slika 2.22 Povećana potrošnja energije zbog umanjenog naponskog swinga.

Kašnjenje BiCMOS invertora se sastoji od dve komponente: (1) uključenja / isključenja bipolarnog tranzistora i (2) pražnjenja / punjenja kondenzatora. Iz našeg razmatranja RTL kola, naučili smo koliko je važno držati bipolarni tranzistor van oblasti zasićenja. Izgradnja i otklanjanje baznog naelektrisanja zasićenog tranzistora zahteva značajno vreme . Jedna od privlačnih karakteristika BiCMOS invertora je da struktura sprečava kako Q1 tako i Q2 od odlaska u zasićenje. Oni su ili u aktivnom režimu ili isključeni (ne rade). Za visok izlazni nivo, Q2 se zadržava u direktnom - aktivnom modu kada je dostignut VOH. PMOS tranzistor M2 se ponaša kao otpornik, osiguravajući da je opornički napon M2 uvek viši nego njegov bazni napon (Slika 2.21c). Slično, na niskom kraju izlaza, M1 se ponaša kao otpornik između baze i kolektora Q1, sprečavajući da se tranzistor prezasiti (Slika 2.21b). Bazno naelektrisanje se zato drži na minimumu i tranzistori se brzo uključuju i isključuju. Shodno tome, razumno je zaključiti da je za tipično kondenzatorsko opterećenje, kašnjenje je predodređeno vremenima punjenja i pražnjenja kondenzatora. 1 Datim dovoljnim vremenom, izlazni napon će eventualno dostići veličinu uzemljnenja. Onda kada je Q1 isključeno, otporni put do uzemljenja još uvek postoji do M1 - Z1. Zbog velikog otpora ovog puta, ovo traži značajno vreme. Zato je razumno zaključiti da je VOL = VBE.

38

VBE(on) . Za vreme prelaska sa visokog . U zaljučku.23a je važeće. 39 . Strujni pojačavač čini BiCMOS kolo efikasnijim nego CMOS kolo za velika kapacitativna punjenja. struja pražnjenja jednaka je (βF + 1) (Vout . po cenu kompleksnijeg kola i cenu kompleksnijeg i skupljeg proizvodnog procesa. Opterećeni kondenzator CL je napunjen kroz strujni pojačavač M2 . U ovom slučaju ekvivalentno kolo sa slike 2. Ograničavamo se na SPICE simulacije.Da bi se analiziralo ponašanje invertora. Q1 je brzo isključeno i njegovo bazno naelektrisanje se poništava kroz Z1.23b. dominantna kapacitativnost.Q1reaguje kao βF strujni pojačavač. Struja tranzistora M2 prolazi kroz Q2 i umnožava se sa βF od Q2 (predpostavljajući da Q2 radi u direktnoj aktivnoj oblasti). Ovo proizvodi veliku struju punjenja (βF + 1) (VDD . pokazuje izvrsne performanse ako postoji kapacitivno opterećenje.Q2. Nadalje.23 Prelazno ponašanje BiCMOS invertora. BiCMOS invertor prikazuje većinu osobina kao i CMOS invertor.na nizak naponski nivo važi ekvivalentno kolo sa slike 2. Slika 2. Još jednom. Brojna neznatno modifikovana i više popularna kola su prikazana na slici 2. Q2 je isključen preko Z2. Statičko ponašanje i pitanja robustnosti Upotreba otporničkih elemenata čini BiCMOS kolo sa slike 2. Predpostavljajući da je otpor M2 u direktnom aktivnom modu jednak Ron.21 neprivlačnim za stvarne dizajne. predpostavimo da je kapacitivno opterećenje CL. Ručno izvođenje parametara VTC BiCMOS invertora je istinski kompleksno zbog velikog broja tranzistora i njihove međusobne uslovljenosti.24 U provom kolu (a).Vout) / Ron ( Ron ekvivalentna otpornost PMOS tranzistora).pull" bipolarne izlazne faze. koji se uključuju samo kada je potrebno.VBE(on)) / Ron (predpostavljajući da je Ron <<Z1). Na slikama pod (b) i (c) prikazane su različite mogućnosti realizacije BiCMOS invertora . Prvo razmotrimo prelaz od niskog na visoki naponski nivo. impendanse Z1 i Z2 su zamenjene aktivnim impendansama (tranzistorima). kao rezultat "push . kombinacija Z1 .

Kompleksni oblik krive je uzrokovan kompleksnim interakcijama velikog broja aktivnih uređaja predstavljenih u kolu. takođe smo šematizovali jednosmerne prenosne karakteristike za bazne napone tranzistora Q1 i Q2.25.84 V. BiCMOS je modeliran tako da objedinjava MOS tranzistore i bipolarne tranzistore opisane u modelima poglavlja 2. dok se PMOS tranzistori izrađuju duplo širi od NMOS tranzistora.24 Alternativne topologije za BICMOS invertore VTC BiCMOS invertor Naponska prelazna karakteristika invertora sa slike 2.21 je simulirana upotrebom SPICE . Ovo je proizašlo iz činjenice da Q2 još uvek nosi nešto predajne struje kada je napon manji od VBE(on). NMH = 1. Primetimo da je čak VOH više od očekivanog. To prouzrokuje da se Q1 uključi i kreira dodatni pad u izlaznom naponu oko Vin ≈ 3. Da bi se razjasnilo ponašanje.05 V VM = 2.64 V.04 V 40 .a.U prelaznoj oblasti između 2 V i 3. Napon napajanja VDD je podešen na 5V.Slika 2. Rezultirajući VTC je pokazan na slici 2.5 V.5 V. VIH = 3. Mogu da budu izvučeni sledeći jednosmerni parametri: VOH = 4. NMOS i bipolarni tranzistori su minimalnih veličina.89 V.6 V NML = 1.34 V VIL = 1. VOL = 0. ni jedan od bipolarnih tranzistora nije zaista uključen.

Ovo ustanovljava model prvobitnog ustrojstva za kašnjenje . izvođenje izraza za kašnjenje nije prosto. Pošto je tranzistor radio u direktno . ograničavamo se na pojednostavnije analize.27a. Predpostavimo da se ulazni signal menja veoma brzo i da njegova vremena narastanja/padanja mogu biti ignorisana.27a. Kao prvo se nameće. U stvari o projektovanoj vrednosti VIH se može diskutovati. Otpornik R1 (u kombinaciji sa M2) obezbeđuje otpornu putanju između VDD i Vout i polagano povlači izlaz do napona VDD kada se Q2 iskjučuje.na visokinaponski nivo u kolu na slici 2. sakupljeno naelektrisanje je malo i Q1 se brzo isključuje.Slika 2. impedansa Z1 dozvoljava baznom naelektrisanju da se se isprazni kroz uzemljenje.26 Prelaz od niskog ka visokom naponu u BiCMOS kolu punoga swinga Rad BiCMOS invertora BiCMOS invertor pokazuje značajnu prednost u brzini rada nad CMOS kolima kada je kapacitivno opterećen. (a) Ekvivalentno kolo (b) Prelazni (prolazni) odgovor Slika 2.Takva BiCMOS kola su predmet aktivnog istraživanja. Ovo rezultira iz pojačavačkog efekta bipolarnih izlaznih tranzistora. zaključimo. Prvo razmotrimo prelaz sa niskog .5V) koja doprinosi boljim marginama šumova. Kao i kod ECL kola. još uvek su u prihvatljivom opsegu.26. Takođe se može podesiti prva tačka preseka u VTC (Vin ≈ 2. Pod takvim uslovima. da ovo nema uticaja na vreme propagacije i da se zato Q1 isključuje trenutno. Posle isključivanja M1. Mada su detaljne studije predstavljene u literaturi. Kolo se sastoji od velikog broja aktivnih elemenata (do šest) i sadrži brojne unutrašnje čvorove od kojih svaki može imati dominantni efekat na brzinu rada. 41 . Primer za BiCMOS invertor koji ne pati od umanjenog naponskog swinga je prikazan na slici 2. SPICE simulacije onda mogu da se upotrebljavaju da se ustanove različiti rezultati. ponašanje u opterećenom režimu može da bude modelirano ekvivalentnim kolom na slici 2.aktivnom režimu. kao što je prikazano na slici B.25 Prenosna naponska karakteristika BiCMOS invertora Mada margine šumova nisu tako dobre kao za CMOS invertor.7b. da možemo zato da.

30) Icharge = Icharg e2 Formula2. kao što je primećeno u CMOS invertoru slične veličine.27 Ekvivalentna kola za analizu prelaska Kašnjenje sadrži dve komponente. a CL se naelektriše (puni).29) Pošto je Z2 normalno veliki otpornik. PMOS tranzistor radi u režimu zasićenja u ovom vremenskom intervalu. obezbeđujući dovoljno struje.31). Q2 reaguje kao emitter -follower. CL se sada pojavljuje u paraleli sa Cint ali je njegova vrednost podeljena sa ( βF + 1). Vrednost Icharge2 je uporediva sa prosečnim PMOS naelektrisanjem. kasnija komponenta strujnog naelektrisanja. kondenzator Cint mora da bude naelektrisan na VBE(on) posredstvom M2 da bi se uključio Q2. možemo da upotrebimo pravilo refleksije (zakon refleksije) (slično analizi ECL kola) da bi smo sjedinili interne i eksterne tačke u samo jednu. sa Icharge1 je označena prosečna struja punjenja. gde se Q2 ponaša kao emitter-follower. Odgovarajuće kašnjenje je sada : (C int + Cl )Vswing 2 β F +1 (2. može da bude ignorisana. 42 .Slika 2. Ona se prvenstveno sastoji od struje kroz M2 (ignorišući gubitak kroz Z2). Prvo. Im 2(V int =0)+Im 2(V int =Vbe(on))−Vbe(on) / Z 2 2 Icharge1 = (2. Vrednost Vswing je određena preraspodelom na ulazu. Čim dođe do ovog .na . Da bi se izračunala druga komponenta kašnjenja. Sveobuhvatna vrednost( za prelazak sa niskog .visoki naponski nivo) kašnjenja se izračunava kombinonavnjem formula (2. Približni izrazi mogu da budu izvedeni za oba vremenska intervala: tturn – on= C intVbe(on) Icharg e1 (2. ali je normalno jednaka VDD-2.28) Formula1. Icharge2 je odreženo na osnovu prosečnog naelektrisanja za vreme ovog intervala. zato je tturn-on malo. Ovo je ekvivalentno sa tvrdnjom da je bazna struja Q2-a pomnožena ovim faktorom.

Cint je značajno veće u BiCMOS slučaju.31 i 2. Za veoma male vrednosti CL-a. Sledeća predpostavka je da je kašnjenja CMOS invertora : tpLH(CMOS)=c × C int + d × Cl (2. Druga komponenta je proporcionalna kapacitativnosti punjenja.) 2. CMOS kolo je brže nego njegov BiCMOS parnjak . shvatamo da su vrednosti koeficijenata približno iste (a ≈ c i b≈d) što je determinisano strujom kroz PMOS i naponskim svingom. Ovo kašnjenje se sastoji od dve komponente: 1. tipično se nalazi u rasponu od CL≈50 do 250fF. kako za CMOS.i bc-vezna kapacitivnost i kapacitivnost baznog naelektrisanja. predpostavljući da je MOS tranzistor iste veličine. zbog uticaja bipolarnog tranzistora.32) Formula 4. kašnjenje se sastoji iz dva faktora: 43 . Još jednom. (Slika 2. Mada je tačka preseka Cx tehnološki zavisna. zbog manje vrednosti Cint-a. Interesantno je uporediti ovaj rezultat sa kašnjenjem CMOS invertora. Treba takođe zapamtiti da kompleksnost BiCMOS kola zahteva značajne nove troškove. i BiCMOS kolo postaje superioran u odnosu na CMOS. Fiksna komponenta koja je proporcionalna Cint-u normalno je mala. Rezultirajuće ekvivalentno kolo je prikazanao na slici B. Ova zapažanja nam dozvoljavaju da nacrtamo dijagram tpLH naspram naelektrisanja CL.(C int + Cl )Vswing b × Cl C intVbe(on) β F +1 2 + tpLH=tturn – on+tcharge= =a × C int + Icharg e2 Icharg e1 βF + 1 (2. koji su u istog reda veličine kod oba.28 Kašnjenje BiCMOS i CMOS kao funkcija CL. gde su ujedinjene kapacitativnosti male. bipolarni izlazni trazistori lako obezbeđuju dodatnu struju vođenja.28). Predpostavili smo da se Q2 isključuje trenutno. sastavljeno od doprinosa PMOS tranzistora (difuziona kapacitarnost ) i bipolarnog tranzistora (be. U poređenju formula 2. Slika 2. Efekat punjenja je bitno umanjen za (βF + 1) zbog prisustva bipolarnog tranzistora.na – nizak naponski nivo. Treba pažljivo razmotriti gde i kada upotrebljavati BiCMOS kola. tako i za BiCMOS kola. Cint je koncentrisano naelektrisanje .32.8b. Ova kola nisu veoma efikasna za primenu kod unutrašnjih logičkih struktura (kao ALU). dok se njegovo bazno nelektrisanje brzo prazni kroz Z2. Za veće vrednosti CL-a.31) Formula 3. Slične analize su za prelaz od visokog .

veoma liči onoj koja je izvedena za tpLH.- Uključenja Q1. značajno manji od 0. Primetite da za vrednosti CL-a ispod 1pF vreme kašnjenja je praktično nezavisno od kapacitativnosti BiCMOS kola. CMOS kolo je približno 5. Totalna struja pražnjenja je jednaka (βF + 1)INMOS. Stoga sledeći izraz važi: (C int + Cl )Vswing C intVbe(on) β F +1 2 tpHL=tturn – on +tdischarge= + (2. Formula 5. Ignosrišemo strujne gubitke kroz Z1.7V (VBE(on)) kao što je naznačeno u modelu prvog reda i približno je jednak 0. kao što su VBE gubitci. Mereni nagib CMOS krive je približno 64 puta strmiji. gde su vremena kašnjenja CMOS i BICMOS kola šematizovana kao funcija CL-a. Nepodudaranje zavisi od nedostataka u BiCMOS kolima. Kašnjenje BiCMOS invertora Kašnjenje BiCMOS kola iz ovog primera je simulirana upotrebom SPICE za opterećenje od 1 pF. gde BiCMOS postaje brže od CMOS je na 100fF. 44 . Za veoma mala kapacitivna opterećenja.4V. sva struja koja se izvlači iz M1 otiče u bazu Q1.86 nsek za BiCMOS kolo se poredi do 6. Rezultat je šematizovan na slici 2. što je nešto niže od očekivane vrednosti od βF + 1 (ili 101). Pražnjenje CL kroz kombinovanu mrežu NMOS-a i bipolarnog tranzistora. Ovo traži da naelektrisanje (punjenje) unutrašnje kapacitativnosti Cint-a ide kroz NMOS tranzistor.33) Icharg e4 Icharg e3 Formula 5. Velike struje mogu negativno da utiču na brzinu prolaza zbog drugorazrednih efekata koji su navedeni ispod. je ipak. To je ilustrovano na slici B. Vredno je pomena da Cint nije konstanta i da se menja između režima uključenja i režima pražnjenja (rasterećenja).11. tako i na niskom nivou.5 puta brže nego njego njegov BiCMOS parnjak. Zapazimo umanjen naponski swing BiCMOS kola.29 Prolazni odgovor BiCMOS i CMOS invertora za punjenje od 1pF. Kašnjenje od 0. Analiza izvedena gore je ispravna ukoliko je protok struje kroz bipolarne tranzistore ograničen. Gubitak. kako na visokom.29 i upoređen sa radom CMOS invertora (za slično opterećenje).0 nsec kod CMOS invertora. Slika 2. Tačka preseka.

Kada su prisutna velika kapacitivna opterećenja. Ovaj problem može da bude izbegnut povećanjem veličine tranzistora. Tranzistor se shodno tome zasiti.Slika 2.što je praćeno vremenom pražnjenja kapacitativnosti punjenja sa vremenskom konstantom RCCL (2. Tehnološke karakteristike Zbog toga što je BiCMOS tehnologija objedinjenje CMOS i bipolarnih tehnologija. Ovaj potencijalni višak.34).1V. • Kondenzatorska otpornost Rc: .Ekvivalentna kola Slike 1 ignorišu prisusvo kondenzatorske otpornosti Rc između spoljašnjeg kondenzatorskog kontakta unutrašnje kondenzatorske bazne veze. Oba kola gotovo da ne prikazuju statičku potrošnju .30 Simulovana vremena kašnjenja CMOS i BiCMOS kola kao funkcija CL. Struje kratkog spoja za vreme prekidanja mogu da budu manje ili veće za BiCMOS kolo. struje koje prevazilaze 5 mA se stalno prate. poslednji faktor je neznatno veći već za BiCMOS kolo. što je garantovano BICMOS bufer dizajnom. Na primer. Sve u svemu. tp je onda sastavljeno do vremena koje je potrebno da ode u zasićenje. Pad napona preko Rc uzrokuje da se tranzistori zasite čak i mada je spoljašnji VCE veći od 0. je lako poništen unutrašnjim RC kašnjenjima u kolu. 45 . samo precizne simulacije koje uključuju pasivne kapacitativnosti i otpornosti mogu da kažu koje je kolo više efikasno po pitanju snage. kod veoma velikih opterećenja. Sa druge strane.34) BiCMOS kolo radi na isti način kao CMOS invertor u smislu potrošnje snage. BiCMOS postiže prednost. brži prolazak koz područje provođenja. pouzrokujući pad napona od 0. dok je dinamičko rasipanje uzrokovano punjejnjem i pražnjenjem kondenzatora. uzrokujući pogoršavajući vremena propagacije. umanjenjem RC: tp(HL. otpor kondenzatora od 100 oma određuje struju od 1mA. Srazmerno smanjenje dimenzija generalno rezultira u poboljšanim karakteristikama. Ove superiorne mogućnosti provođenja struje bipolarnih tranzistora proizvode strmije padove signala i posledično tome. Kod malih opterećenja . zavisno od nivoa optimizacije kola. Malo diferencijalno kašnjenje može da uzrokuje da se bipolarni tranzistori uključe istovremeno u dužem vremenskom intervalu. zbog narasle kompleksnosti kola. razumljivo je da je BiCMOS kolo određeno kombinovanim dostignućima obeju tehnologija.LH)=tturn – on + tsat + α Rc CL Potrošnja BiCMOS kola (2. uzrokujući da velika direktna struja potekne (prisetite se visoke transkonduktivnosti bipolarnih tranzistora).7V.

27b. Na primer.. Struja je kroz M1 za vreme pražnjenja CL-a proporcionalna (VGS . što znači da su rastojanja između uređaja kratka.Nažalost. I "pull-up" i "pull-down" mreže su primenjene kod tradicionalnog CMOS kola. Rad BiCMOS kola ima značajan nedostatak kada je umanjeno snabdevanje naponom. Slika 2. bipolarna izlazna faza pomaže da se obezbede velike struje. Možemo da vidimo da upotreba BiCMOS-a nema mnogo smisla pri naponima napajanja ispod 3V. zato što tako visok napon nije pogodan da bi se realizovao mikronski uređaj. Upotreba BiCMOS kola u dizajniranju kola kao što je ALU je takođe sputano. potrebna je ili velika lepeza izlaza. ≈(VDD – 2. S druge strane. Jednom kada je načinjen korak ka skupljoj BiCMOS tehnologiji.Vt) iz čega se vidi da se javlja VBE(on) gubitak za većinu BiCMOS kola. BiCMOS dizajnerski pristup ima svoj glavni uticaj na kola kao što su memorije i grupa kola gde su velika opterećenja uobičajena.VT) = (Vin .31. bipolarni tranzistori moraju da budu smešteni u posebne n-oblasti. 46 . Ovo traži ponovno razmišljanje o tradicionalnim pristupima u dizajnu. BiCMOS kolo ima prednosti kod velikog opterećenja. Razmotrite ekvivalentno kolo sa slike 2. što značajno umanjuje gustinu pakovanja. BiCMOS kolo nasleđuje jedan od najznačajnijih nedostataka bipolarne tehnologije: ugrađeni naponi kao što je VBE su konstantni. Ova ograničena upotrebljivost bipolarnih tranzistora dovodi i do rasipanja dragocenih izvora. i off-chip signale.31 Dvo-ulazno BiCMOS NAND kolo Najvažnija stvar je odrediti kada je korisno da se upotrebi takvo kolo u kombinovanom kolu. već je bilo pokazano da BiCMOS dvoulazna NAND kola postaju superiorni nad svojim CMOS ekvivalentom za lepezu izlaza za četiri kola. INMOS≈ (VDD – 2 VBE(on)VT. Ovaj nedostatak ultimativno sputava buduću upotrebu BiCMOS-a. dok bipolarna izlazna srujna kola ostaju neizmenjena. Logička funkcija ima uticaja samo na CMOS deo kola. opravdano je iskoristiti njene mogućnosti do maksimalnog stepena. Ovo dovodi do obimnog strujnog vođenje za VDD = 5V.VBE(on) . visoko kapacitivne magistrale. Zato. Kao što je ustanovljeno gore. Dizajniranje BiCMOS digitalnih kola Analize brojnih industrijskih BiCMOS dizajna otkriva da su BiCMOS kola gotovo jedinstveno upotrebljavaju za svrhe baferovanja ili vodjenja. Primer dvo ulaznog NAND kola je prikazano na slici 2.2V). Koncepcija niskog napona BiCMOS kola je trenutno "vruća naučna tema". Da bi BiCMOS struktura bila kolo izbora. Produženje (ekstenzija) na druga kola je beznačajno. što može da objasni odbojnost dizajnera ka slobodnom kombinovanju MOS i bipolarnih tranzistora u dizajnu. Ovo ograničenje može da bude nekako ublaženo objedinjenjem npn tranzistora i PMOS uređaja u isto pakovanje. MOS tranzistori istog tipa mogu da budu smešteni u isto pakovanje. zbog smanjene gustine pakovanja. Zato. koristeći mali prostor i pri upotrebi manje snage u poređenju sa CMOS buferom.. Kada pokreće veliku lepezu izlaza .

5 µ m) DCFL (1 µ m) SCFL DCFK HEMT (0.32 P (mW/gejt) 10 10 0.GaAs karakteristike: Preformanse U tabeli 2. osetljivost fan-out-a ( ∆ tp/FO). razmotrimo prvo slučaj digitalnog multipleksera. Ova kola su jako interesantna u komunikacionim sistemima velike brzine. Razni pokušaji su učinjeni a sve radi implementacije GaAs tehnologije u procesore superkompjutera. multipleksera gde je postignut rad na više GHz. velikih 47 . Slika 2.5 µ m-77 K ) Dizajniranje GaAs kola tp0 (psec) 90 54 54 u rangu BFL 11 ∆ tp/FO (psec/FO) 20 12 35 tp/CL (psec/fF) 0.. broioca. Prosečno kašnjenje na gejtu u funkciji rasipanja snage za GaAs MESFET i HEMT multipleksere. Tabela 2.32.25 ~5 1. kapacitivnost ( ∆ tp/CL). Npr. implementiran u BFL tehologiji radi na 3 Gbit/sec.3 nizak 7 GaAs kola se ističu u oblasti veoma brzih integrisanih komponenata malog stepena integracije.3 prikazane su karakteristike GaAs logičkih kola. 8-bitni multiplekser. Ova kola imaju primenu i kod SRAM memorija (4.67 1. potrošnju energije po gejtu P. Stvarno kašnjenje na gejtu postignuto za HEMT i MESFET tehnologiju iznosi 60 ps i 170 ps. odnosno kašnjenje faktora grananja (fanout) (tp0). Radi demonstracije šta se može postići.3: Tipične preformanse GaAs logičke familije Logička familija BFL (1 µ m) BFL (0. sa rasipanjem energije u opsegu 1-6 W. delioca frekvencije.32.84 nizak 0.67 0.1 ns vreme pristupa za 16K memoriju). Ovim se dobija kašnjenje pri množenju od 4 ns za 16 x 16 multiplekser (pri sobnoj temperaturi). Prosečno kašnjenje na gejtu kao funkcija rasipanja snage za brojne multipleksere je nacrtana na slici 2. Pri pokušaju integracije velikog opsega rasipanja energije naglo raste.

nitrogen i helijum. Niskotemperaturna digitalna kola Alternativni pristup za poboljšanje performansi je rad uređaja pri nižim temperaturama. ali su svi napori ostali neuspešni. primenom tečnog nitrogena preformanse su još bolje pri radu na 4 K. serijska proizvodnja nije počela iz čisto ekonomskih razloga. Najpopularniji medijum za hlađenje je inertni gas.29) A) fe(cm2/V·sec) 490 (220) 2300 (1000) 4400 (3500) IDsat (mA/mm) Veličina nagiba (mV/decade) 31 (16) 74 (81) 57 (29) 21 (28) 61 (30) 5. . Visoko kvalitetni hladnjaci su skupi. Smanjenje nagiba krive uređaja dalje smanjuje curenje i omogućava rad pri nižim graničnim naponima. U ovom delu razmatrali smo mogućnosti Si (silicijuma) pri nižim temperaturama. Tečni nitrogen nije skup i troškovi hlađenja su umereni. hlađenje poboljšava performanse (karakteristike). što znači da se atomi primesa drže za dodatne elektrone i šupljine pri nižim temperaturama. Ovo rezultuje u širim ispražnjenim regijama i manjom kapacitivnošću. Pored teškoća i ekonomskih razloga stvaranje visoko kvalitetnih uslova za rad pri radu na nižim temperaturama ima i mana. tabela 2.računara kao i u mikroprocesore. Brojevi u tabeli su za NMOS tranzistore sa odgovarajućim vrednostima za PMOS tranzistore u zagradi Parametar 300 K 77 K 4K VT (V) (@ID = 0. masivni i troše dosta energije. Manje je jonizovanih primesa. Iako su radni prototipovi napravljeni. Pri temperaturama tečnog nitrogena. Uticaj hlađenja na neke od parametara MOS uređaja su prikazane u tabeli 2.18) 0.7 (9. popravljajući krive raznih parametara npr. koji imaju temperaturu ključanja od 77 0K i 4. Istovremeno. 48 .4 Tabela 2. Pri 4 K osvežavanje nije više potrebno.4 Izmereni parametri uređaja u funkciji temperature. smanjenje temperature smanjuje međusobnu otpornost. otpor aluminijumskih žica je manji 5 do 6 puta.4.4) Kombinujući povećanje struje sa smanjenjem kapacitivnosti dovodi do poboljšanja preformansi 2 do 3 puta. zato što nosioci naelektrisanja imaju manju toplotnu energiju.35 (–0. Neki nepodesivi parametri kao što je termonapon takođe su smanjeni kada je temperatura snižena. hlađenje se postiže uz značajne troškove. struje „curenja“ su znatno smanjene.2 0K respektivno. jer ima manje nosioca naelektrisanja. U isto vreme.Povećava se otpor u sorsu i drejnu. struju i kapacitvnost. otpor međusobnih spojeva. zato što je struja curenja spoja (Is) funkcija temperature(~eqV1/KT).1 0. tečni helijum stvara uslove za super provodljivost. pouzdanost integrisanih digitalnih kola. Pored povećane pokretljivosti.3 (–0. kapacitivnost spoja je smanjena zbog efekta freeze-out (iskjučivanja). Konačno. Dolazi do povećanja napona držanja. Sve nabrojano dovodi do smanjenja realnog kašnjenja na gejtu MOS-a.12 (0.08) 0. Iako ovo zvuči privlačno. Pokretljivost nosioca naelektrisanja raste rapidno kada se temperatura snizi. kao i prirodu i potencijal super provodljivih digitalnih kola Niskotemperaturna silicijumska digitalna kola Hlađenjem dolazi do zasićenja brzine i pokretljivosti naelektrisanja kod MOS uređaja.

Ovim se dobijaju preformanse superprovodljivih kola uz visoku gustinu MOS kola. Dok se ovim potiskuju parazitni efekti u isto vreme isključuje se korišćenje bipolarnih gejtova pri temperaturama manjim od 77 K.. Koristeći ovaj pristup. jer znatno smanjuje troškove hlađenja. Uticaj superprovodljivosti na projektovanje kola je veliki. nosioci elektriciteta koji prolaze kroz gejt kao da su „uhvaćeni“. devedesetih smo svedoci ponovne trke iz dva razloga: (1) otkrića visoko temperaturnih superprovodljivih legura. Razvoj Džosepsonovog (Josephson) spoja u IBM doveo je do trke za superprovodljivim računarom. Pre razmatranja Džosepsonovog spoja. Ovo otkriće je značajno. razjasnićemo superprovodljivost. Superprovodljiva logička kola Primena superprovodljivosti u digitalnim kolima datira još iz 1950. Φ ) Povećavajući ili gustinu struje ili magnetni fluks iznad kritične vrednosti dovode do vraćanja materijala u stanje standardne provodljivosti. što je za 77 K iznad temperature tečnog nitrogena. dajući nadu da će jednog dana u bliskoj budućnosti superprovodljivost pri sobnoj temperaturi biti moguća. godine. Ovo smanjuje kašnjenje čime se smanjuje i rasipanje snage. 49 . Ovaj efekat može se ublažiti radom na nižim naponima. Struja može teći u zatvorenoj petlji večno. Porast struje bipolarnih uređaja smanjuje se pri nižim temperaturama zbog smanjenja širine prelazne zone i smanjenja injektivne struje u spoju emitor-baza. smesa i (2) uvođenja niobiumovih spojeva. njegov uticaj na preformanse kola je ograničen. već i gustine struje (J) i prisutnog magnetnog polja (fluksa) ( Φ ) TC= f ( J. povezanih superprovodnim žicama. Najpoznatiji od ovih uređaja je Džosepsonov spoj. Najočiglednija primena superprovodljivosti u digitalnom svetu je korišćenje tradicionalnih MOS tranzistora. koji daju povećanu pouzdanost i bolje preformanse u poređenju sa ranijim spojevima baziranim na drugim legurama. Kasnih 80-ih je otkrivena nova klasa superprovodljivih keramičkih materijala sa temperaturama od oko 100 K i više pri kojima su superprovodljivi. Dok je ovaj napor propao ranih osamdesetih.Napon praga u hlađenim MOS uređajima gubi vremenom drift (smer) zbog efekta „hvatanja“ elektrona. Još interesantnije karakteristike se dobijaju upotrebom superprovodljivih prekidačkih uređaja. Kako se većina digitalnih kola može modelovati kao RC kolo. Npr. što je brže nego li primenom poluprovodničkih uređaja. Nažalost maksimalna gustina struje pri 77 K je 4 µA . Dok ovaj pristup pomaže da se odgovori na pitanja pomenuta u poglavlju 8. Novi kompozitni materijali sa višim kritičnim temperaturama su otkriveni. jedinjenje itrijum-barium-bakar-oksid (ili YBCO) ima nominalnu kritičnu temperaturu 95 K. Donedavno većina znanih superprovodljivih materijala su bili superprovodljivi pri temperaturi apsolutne nule. obezbeđujući prostu memorijsku strukturu. ETA superračunar koristi hlađenje tečnim nitrogenom radi smanjenja ciklusa sa 14ns na 7ns pri sobnoj temperaturi. Jedno upozorenje treba uzeti u obzir: superprovodljivost nije samo funkcija temperature. model kola baziranog na superprovodljivim komponentama je bliži LC kolu. Superprovodljivost Brojni materijali imaju osobinu da provode struju bez otpora kada su hlađeni ispod kritične temperature TC. koristeći tečni nitrogen kao medijum za hlađenje. što je premalo da bi se koristilo pri projektovanju µ2 digitalnih kola. Hlađenje se često koristi pri projektovanju super-računarskih sistema velikih preformansi. kašnjenja se mogu smanjiti na reda ps. Drugi pristup koji je izašao na videlo je kombinovanje MOS silicijumskih struktura sa superprovodljivošću. Moguće je prenositi signal dugim žicama bez gubitaka. Npr.

Džosepsonov spoj je manje favorizovan kod digitalnih kola. jasno je da se spoj može modelovati kao uređaj sa dva režima rada: superprovodljivi (V=0) i otporni (V=const).33. Pretpostavimo da je spoj inicijalno u stanju superprovodljivosti. Linearna zavisnost je u domenu većih struja. JJ ima histerezisnu karakteristiku. a ako je potreban prelaz struja se povećava prevodeći spoj u otporni režim rada. Tačka C je u preseku I-V karakteristike spoja i krive otpornika. Kao što je očigledno na slici 2. što rezultira fiksnim padom napona na spoju. Kritična struja Icr gde dolazi do prekidanja je funkcija primenjenog magnetnog polja.Džosepsonov spoj Džosepsonov spoj (skraćeno JJ) otkriven je ranih 60-ih godina u IBM Watson centru. Sastoji se od spoja dva superprovodljiva materijala razdvojena veoma tankim izolatorom ( između 1 i 5 nm) kao na slici 2.33. Materijal je niobium. Nb/AlOx/Nb Džosepsonov spoj Džosepsonov spoj je „tunelski“ uređaj. nezavisno od vrednosti struje. Iz napred navedenog.8 mV. čija je kritična temperatura 9 K. Posle toga sledeći ciklus može početi. Drugi pristup je primenom magnetnog polja smanjujući Icr ispod Ibias. Veće struje (tačka B) dovode spoj pod napon kako je predstavljeno krivom. Napon na spoju je 0. Kontrolni terminal može se dodati polažući tanku izolacionu (superprovodljivu) žicu na vrh spoja. Smanjujući struju na nulu uređaj prelazi u superprovodni režim. Povećavajući struju (ili podešavajući magnetni fluks) dolazi se do se do toga da se uređaj vrati na „otporni“ mod rada. Za prelaz u superprovodljivo stanje neophodno je smanjiti nivo struje na nulu.34a.34b. (a) I-V karakteristika spoja (b) test kolo Slika 2. jer ne postoji izolacija između ulaza i izlaza. Oksidna barijera ponaša se kao superprovodnik. Rast struje održava spoj u stanju superprovodljivosti sve dok se ne dostigne kritični nivo (Icr). U tipičnom radu struja spoja Ibias je malo manja od Icr. Princip rada kola može se razumeti kombinujući I-V karakteristiku spoja i krivu otpornika. Slika 2.34 I-V karakteristike za JJ spoj kada je šant maksimalno opterećen Razmotrimo slučaj kada JJ spojimo sa šantom RL i sa strujnim izvorom IS koji je prikazan na slici 2. Kada se nalazi u oblasti superprovodljivosti. Niobium je stabilniji i pouzdaniji nego neke smeše koje su se ranije koristile u JJ primeni. Napon na spoju je konstantan za veći deo krive sve do napona VG. Za Nb/AlOx/Nb spoj pad napona spoja je VG=2. 50 . Spoj je u režimu „napona“ i kada je nivo struje ispod Icr. elektroni prelaze sa jedne na drugu elektrodu bez pada napona.

U prvoj klasi prelaz između dva stanja se postiže strujom „injekcije“. znatno brže nego u poluprovodničkoj tehnologiji.. Superprovodljiva digitalna kola Na bazi tipa primenjenog kontrolnog mehanizma. Korisnija je primena dva ili više spoja povezanih u superprovodljivoj petlji. Magnetsko sprezanje je urađeno zajedničkom induktivnošću. retko se koristi samo jedan spoj u digitalnim kolima. Oba koncepta su ilustrovana na slici 2.35. Uticaj „mrtvog vremena“ na karakteristike može se smanjiti usvajaujući pravilan sistem arhitekture. Kada kritična struja padne ispod Ibias.36 gde je prikazano uprošćeno izvršavanje dvoulaznog OR gejta. obrnuta operacija (reset spoja) je spora i traje do 20 ps. Npr. Struktura ima perfektno izolovan ulaz i izlaz. Uopšteno. možemo podeliti Džosepsonova kola u dve klase. Dodat je magnetski spregnut kontrolni terminal. što smanjuje kritičnu struju. I-V kriva SQUID strukture je slična I-V krivoj jednog spoja.Pretpostavimo da je spoj opterećen strujom nižom od Icr. Vreme prelaza je uglavnom ograničeno parazitnim efektima. (a) šematski dijagram (b) SQUID šematski simbol Slika 2. dok druga klasa koristi magnetsko sprezanje. a ostali su u stanju reseta. spoj postaje „otporan“. Primer dva spoja SQUID je na slici 2. običan Džosepsonov spoj može da radi sa više taktova u pipeline modu pri čemu se samo jedan spoj koristi. Takvo kolo se naziva interferometar ili superprovodljivi kvantni interferencijski uređaj. Pažnja: dok je prelaz iz superprovodljivog stanja u „otporno“ neverovatno brz. 51 . Prolaz struje kroz kontrolnu žicu uzrokuje magnetno polje kroz spoj.35. čime se otvaraju vrata za primenu digitalnih kola koja rade na taktu od više GHz. SQIUD sa magnetnim parom kontrolnog terminala Najveća prednost Džosepsonovog spoja je veoma kratko „prelazno“ vreme.

Kako izlazna struja teče u petlju SQUID-a.8 mV.(a)struja injekcije na ulazu fan-out-a (c) Oblik talasa korisne struje (b)Magnetni spoj gejta sa fan-out-om Slika 2. izlazni signal se može serijski vezati za kaskadni gejt. dodatna struja teče u petlju kroz otpornik RL. Jedan primer je MVTL gejt (modified variable threshold logic).37. U stvari treća klasa logičkih kola pojavljuje se pod nazivom hibridna kola Logička kola (hibridne) treće klase kombinuju struju „injekcije“ i magnetnog vezivanja radi dobijanja boljih margina šuma i bržeg prelaza.Džosepsonov spoj logička familija Razmotrimo prvo pristup preko struje „injekcije“. Kombinacija korisne i struje „injekcije“ dostiže Icr i spoj postaje „otporan“. Korisna struja skreće iz petlje na veze hladnjaka. Izlaz sa 0 V prelazi na 2. SQUID su napajani pulsnom strujom koja daje struju Ibias manju od Icr.36c) i spojevi su resetovani u superprovodljivo stanje. Za inicijaciju sledeće logičke operacije korisna struja je smanjena na nulu (slika 2. spoj u SQUID-u ostaje u superprovodljivom režimu i Vout=0. SQUID prelazi u „otporni“ režim a na izlazu je napon 2. Ova dva kola bez sumnje pokazuju kako familija logičkih kola Džosepsonovim spojem može biti konstruisana.8 mV. Slika 2. izlazi hladnjaka moraju biti vezani paralelno. koji se koristi pri projektovanju superprovodljivih kola. Kako je ulaz fizički izolovan od izlaza. Magnetsko sprezanje ima sličan pristup. Veliki broj varijacija je pravljen godinama i svakom od njih varira fan-out.36. Ako nijedan ulaz nije visok. Ako je jedan od ulaza A ili B visok. margina šuma i brzina. kombinacija struje injekcije i magnetne spojnice 52 . MVTL gejt. Ako su oba ulaza 0. Dovodeći jedan ulaz na jedinicu ili oba generiše se magnetsko polje koje smanjuje kritičnu struju ispod korisne struje. SQUID je u superprovodnom režimu Vout=0. slika je bez sumnje kompletna.

Interni signali u Džosepsonovom spoju imaju logički pomeraj od 2. Iako sve ovo izgleda lako. Implementacija invertora zahteva složenu šemu davanja takta. Džosepsonov spoj je daleko od trivijalnog iz više razloga: Gejt je generalno neinvertujući. Primer MVTL Ulazni naponi su konvertovani u struju uz pomoć ulaznih otpornika Rin1 i Rin2. Raspodeliti takav izvor takta pri visokim brzinama je komplikovan proces. Kola su napajana AC izvorom napona ili su taktovana. Svrha J3 je da obezbedi izolaciju između ulaza i izlaza čime se postiže velika brzina u izvođenju operacija. U isto vreme Iin je „ubačena“ u petlju kroz spoj J3. Kombinacija obe struje ubrzava prelaz spojeva J1 i J2 u „otporno“ stanje. Efekat histerezisa Džosepsonovog spoja je očigledan. Ove struje su magnetski spregnute u SQUID petlju koja se sastoji od dva spoja J1 i J2. Žica koja provodi ovu struju ide iz SQUID petlje i obezbeđuje magnetsko sprezanje.38. Male oscilacije ne izlaznom signalu su zbog induktivnog efekta. Gejt je implamentiran u Nb/AlOx/Nb tehnologiji sa 3 µ m x 3 µ m minimalnom spojnom oblašću. Složene šeme izvođenja takta sa do 3 izvora takta se najviše koriste. Slika 2. povezanog na pulsni izvor napona Vbias. Interfejs sa eksternim okruženjem je komplikovan. zato se broj veza mora održavati na apsolutnom minimumu. Neophodno je smanjiti korisnu struju na 0 da bi resetovali izlazni signal. čime se usmerava Iin u Ri što skreće korisnu struju ka gejtu izlaza hladnjaka.38. Ako je Ri izabran da bude manji od RL korisna struja je podeljena i ide ka Ri. Svaka veza sa spoljnim okruženjem mora da prođe kroz uređaj za hlađenje koji otklanja toplotu. Proces konverzije predstavlja dodatno kašnjenje koje sprečava krajnje izvrčenje. Izlaz za dva ulaza invertovanog MVTL gejta. - 53 . Otpornik RD je dodat da bi otklonio parazitne oscilacije u superprovodljivoj petlji. Ovo uzrokuje da J3 promeni stanje i postane „otporan“.Princip rada ovog kola je sledeći: pretpostavimo da su svi spojevi u superprovodljivom režimu i da postoji ulazna struja.8 mV. dok eksterno okruženje zahteva znatno veće širine. Rezultati simuliranih prelaznih procesa na gejtu nacrtani su na slici 2. Korisna struja dolazi preko otpornika Rbias. Kašnjenje na gejtu je oko 20 ps. Minimalno „mrtvo“ vreme je neophodno da obezbedi resetovanje spojeva između logičkih operacija. Ovaj nedostatak može biti pripisan korišćenju diferencijalne logike i istovremenom koričćenju oba polariteta signala kao što je uobičajeno za CPL i ECL kola o koijma je bilo ranije reči.

Neophodni medijum za hlađenje zahteva masivni sud za držanje gasova u tečnom stanju. koje se koriste u mrežama i komunikacionim sistemima.Brojni uređaji kao što su visokotemperaturni superprovodnici. Brojne familije logičkih kola su formirane radi rešavanja ovih problema. Nažalost ova dobit je mala u odnosu na energiju utrošenu u uređaju za hlađenje. DFL i SCFL. Slika 2. Projektovanje za rad sa velikim brzinama nije lako. malim logičkim pomerajem i varijacijama parametara uređaja. Glavni izazov u projektovanju MESFET uređaja visokih preformansi je u suočavanju sa malim naponima napajanja. Simulirani odgovor dvoulaznog invertovanog MVTL gejta. Hlađenje silicijumskih kola tečnim nitrogenom poboljšava preformanse 2 do 3 puta.- Generalno.Najbrži digitalni uređaji koriste tehnologiju superprovodljivosti i dostižu prelazne brzine reda ps. Prosečno kašnjenje po gejtu 5. Visoke preformanse ne dobijaju se po jeftinoj ceni. Rezime U ovom poglavlju smo se upoznali sa: . Primer Džosepsonov signal procesor Veliki broj kola velike gustine i velikih preformansi je realizovan Džosepsonovom tehnologijom. Kolo se sastoji od 6 300 MVTL-a i broji 23 000 Džosepsonovih spojeva. Ona koriste veliku pokretljivost pri niskom nivou primesa u GaAs i u drugim poluprovodničkim jedinjenjima kao što je silicijum-germanijum (SiGe). projektovanje na ovom nivou je veoma teško. Najpopularnije su BFL. Osnovna komponenta za većinu uređaja je Džosepsonov spoj. hibridni silicijumski superprovodnici i drugi novi uređaji. Skala korisnog signala je podeljena tako da odgovara i ulaznim i izlaznim signalima. što nije jednostavno.8 mV. Ukupna potrošnja pri taktu 1GHz je 12 mW. Primećuje se da niži napon Vin1 ne prouzrokuje da Vout pređe u superprovodan režim.3 ps/gejt. Ovo se može postići samo u slučaju da se resetuje korisna struja. . Signali počinju da se ponašaju kao elektromagnetni talasi i induktivni efekti postaju značajni. struja/fluks-kontrolni uređaji sa histerezisnim ponašanjem.GaAs je poluprovodnički materijal koji ima potencijal da nadmaši silicijum. 8 x 8 multiplikacija je 240 ps. Ova mala potrošnja je postignuta zbog malog logičkog pomeraja od 2. Glavna primena je u domenu merenja. kao što su fluks-kvantni tranzistori mogu da promene ovu sliku u sledećim decenijama 54 . . Da bi sve ostalo u traženim granicama pažljivo biranje otpornika je neophodno. GaAs komponente su popularne za implementaciju malih komponenti visokih karakteristika.Uređaji na bazi heterospojeva su jedna od obećavajućih tehnologija uređaja visokih preformansi. Većina GaAs komponenti koriste MESFET uređaje kao glavnu komponentu. Jedna od najsloženijih implementacija je digitalni signal procesor.39. pošto moramo obratiti pažnju na parazitne efekte. Smanjujući temperaturu ambijenta digitalnih kola dolazi do značajnog poboljšanja preformansi. .

sistem može da ima iste preformanse ako ima više spojenih elemenata u paralelu.B. a izlazi sa Q i Q jer moraju biti komplementarni. Ovo poglavlje nam govori da je dobijanje ekstremno brzih kola moguće uz značajan napor pri projektovanju. Projektovanje pouzdanih kola visokih preformansi pretvorilo se u veliku analizu i dug proces optimiziranja. Vi 2 Vi1 Vu Vi1 Vi 2 Vi 2 Vu A C B Vi 2 = Vu Vi 2 = f (Vu ) Vu Slika 3. Dakle vrlo mala promena napona vi 2 = vu izazvaće prelaz iz radne tačke S u tačku A ili V. Vrlo mala promena napona u nekom čvoru koji je obuhvaćen petljom kružnog pojačanja izazvaće dalje pojačanje te promene.c. sa koje vidimo da je napon na izlazu u fazi sa naponom na ulazu. Ovo može biti skuplje ali nije potreban veliki napor pri projektovanju. Nasuprot tome u tački S oba invertora rade u pojačavačkom režimu pa je kružno pojačanje veliko i pozitivno. Uzimanje u obzir potrošnje energije može dovesti do maksimiziranja gornje granične frekvencije prekidanja sa kojima ova kola mogu da rade. 3. Tradicionalne metode projektovanja i tehnike automatskog projektovanja nisu od pomoći. koja se nazivaju flipflopovi. označena sa A. Među-veze postaju značajna karika u šemiranju kola pri visokim frekvencijama. Elementi samo sa dva stabilna stanja zovu se bistabilna kola. Iz tih razloga za radne tačke A i V kaže se da su stabilne a za tačku S da je nestabilna. Često se brzina takta koristi za poređenje preformansi. Data kola moraju posedovati elemente koja imaju sposobnost pamćenja stanja. Stoga posmatrajmo kolo na slici 3.1.1 Sistem jednačina vi 2 = f ( vu ).b. 3. i vi 2 = vu . 2. Potrebni su i drugačiji pristupi rešavanju problema. Kod kola dtruge vrste.a. superračunari gube bitku sa paralelnom implementacijom.1. stanje na izlazu se menja samo posle dovođenja odgovarajuće ivice pobudnog signala. Kod kola prve vrste. da bi se stvorio regenerativni efekat.1. 55 .Ovaj dodatak zaključujemo filozovskim razmišljanjem. ima tri rešenja koja su na slici 3. Da bi se bistabino kolo izvelo iz stabilnog stanja mora se dovesti u režim kada je kružno pojačanje veće od 1. Takav element mora imati bar dva stabilna stanja iz kojih se može izaći samo pod dejstvom pobudnog signala. koje se sastoji od dva invertora vezana na red. a drugog u stanje sa niskim naponom na izlazu. U tačkama A i B jedan od invertora je zakočen i njegovo pojačanje je nula. ili drugačije rečeno od sekvence ulaznih signala.C. Veliki broj specijalizovanih knjiga je objavljen o GaAs digitalnom projektovanju. leč kola ili flipflopovi. Ovaj trend preovladava kod kompjutera visokih preformansi. je prikazano bistabilno kolo realizovano sa NILI logičkim kolima koje se naziva SR leč kolo. što znači da je kružno pojačanje u petlji pozitivne povratne sprege takođe jednako nuli. LEČ kola. BISTABILNA KOLA Sekvencijalna kola su kola kod kojih stanje na izlazu zavisi od trenutnog stanja na ulazu kao i od predhodnih stanja na ulazu. što će na kraju rezultovati ulaskom jednog invertora u zakočenje. Slobodni ulazi logičkih kola označeni su sa S i R.1 SR LEČ KOLA SA NILI LOGIČKIM KOLIMA Na slici 3. Karakteristike prenosa koje prikazuju izlazne napone oba invertora u funkciji ulaznog napona vu prikazane su na slici 3. Postoje dve vrste bistabilnih kola. izlaz stalno prati promene na ulazima dok se eventualno ne dovede pobudni signal koji zamrzava stanje na izlazu. Rad svih bistabilnih kola zasnovan je na korišćenju pozitivne povratne sprege. Ipak.

Dakle SR leč kolo je setovano. Q =1.). oba izlaza će se nalaziti u stanju logičke nule i neće biti komplementarni. Kako se postavljanje željenog stanja vrši dovođenjem logičke jedinice na odgovarajući ulaz kaže se da je na ulazu aktivni nivo visok. odnosno leč kolo se resetuje. 56 . dok Qn +1 označava naredno stanje izlaza. Eksitaciona tabela ili tabela pobude koje se izvodi iz funkcionalne tabele data je u tabeli 2. Posle prelaska pobude S=R=1. stanje na izlazu se ne može predvideti jer zavisi od toga koji će se ulazni signal prvi promeniti.. Kombinacijom S=0.S Q S R Q Q R Q Slika 3. Qn 0 0 1 1 Qn +1 0 1 0 1 S 0 1 0 X R X 0 1 0 Tabela 2. Q =0. izlazi se postavljaju u novo stanje Q=0. R=0. Qn označava trenutno stanje izlaza Q. naziva zabranjenim stanjem na ulazu. Zbog toga se kombinacija S=R=1. R=1. u stanje S=R=0. opisati i pomoću funkcionalne ili karakteristične jednačine: Qn +1 =S R + S R Qn koja se korišćenjem činjenice da je dozvoljeno stanje na ulazu SR=0 i zakona apsorpcije svodi na: Qn +1 =S+ R Qn S 0 0 1 1 R 0 1 0 1 Qn +1 Qn 0 1 0 Qn +1 Qn 1 0 0 Tabela 1. na izlazu se ne dešava nikakva promena jer su oba ulazna signala na neaktivnom nivou. Kada se na ulazu nalazi kombinacija S=R=0. Funkcionisanje leč kola može se osim pomoću funkcionalne i eksitacione tabele. i određuje ulazne signale koji prevode kolo u željeno stanje. odnosno stanje posle promene ulaznih signala. Nasuprot tome ako se na ulazima pojavi kombinacija S=R=1. na ulazu kola izlazi se postavljaju u novo stanje Q=1.2 Dovođenjem kombinacije S=1. U funkcionalnoj tabeli (tabela 1.

stanje na izlazu je neodređeno što je na slici 3.4 Eksitaciona tabela datog kola prikazana je u tabeli 4.b. S R Q Q Slika 3.a. dok se postavljanjem u stanje Q=0 (resetovanje) vrši kombinacijom S=1. a grafički simbol takvog kola na slici 3. S Q S R Q R Q Q Slika 3. S 0 0 1 1 R 0 1 0 1 Qn +1 1 1 0 Qn +1 1 0 1 Qn Qn Tabela 3.). Druga razlika se odnosi na neodređenu kombinaciju na ulazu koja je kod ovog kola S=0.3 prikazano istovremenim crtanjem nivoa logičke jedinice i logičke nule. sa koje se vidi da u slučaju nedozvoljene pobude S=R=1.2 SR LEČ KOLA SA NI LOGIČKIM KOLIMA Šema SR kola realizovanog sa dvoulaznim NI kolima prikazan je na slici 3. 3. Uočićemo jednu bitnu razliku u odnosu na funkcionalnu tabelu SR leč kola realizovanog sa NILI kolima: postavljanje leč kola u stanjee Q=1 (setovanje ) vrši se kombinacijom S=0.Opis leč kola pomoću vremenskog dijagrama dat je na slici 3. 57 .4.3 U slučaju istovremene promene ulaznih signala sa logičke jedinice na logičku nulu.4.3. stanje na izlazu leč kola određuje izlaz koji se kasnije promenio. R=0. Analizom kola dobija se funkcionalna tabela (tabela 3. R=0. R=1. Zaključujemo da se promene stanja ovog leč kola vrši sa niskim aktivnim nivoom.

5 Funkcionalna tabela takvog leč kola data je u tabeli 5. dok je eksitaciona tabela istog data u tabeli 6. Qn +1 Qn 0 1 0 Qn +1 Qn 1 0 0 Qn Qn 58 .3 SR LEČ KOLO SA SIGNALOM DOZVOLE SR leč kolo sa dozvolom je SR leč kolo. S 0 0 1 1 H R 0 1 0 1 H C 1 1 1 1 0 Tabela 5. koje može da menja stanje samo u određenim vremenskim intervalima kada je aktivan kontrolini signal S.5. S Q S Q C R C R Q Q Slika 3. prikazano na slici 3. Karakteristična jednačina SR leč kola realizovanog sa NI kolima glasi: Qn +1 = S +R Qn 3. Ako je kontrolni signal S periodični takt signal dobija se taktovno ili sinhrono SR kolo.Qn 0 0 1 1 Qn +1 0 1 0 1 S 1 0 1 X R X 1 0 1 Tabela 4.

6. prikazanog na slici 3. na izlazu se uvek pojavljuje isti signal kao i na ulazu. 3. Stanje u kolu određuju S i R ulazi u trenutku ukidanja signala dozvole. Međutim kada je S=R=1. Dakle.Qn 0 0 1 1 Qn +1 0 1 0 1 S 0 1 0 X Tabela 6. na ulazu SR leč kola je S=1. i kada je na ulazu D=1. i kao što se vidi jedina razlika u odnosu na SR leč kola sa dozvolom je dodatni invertor na ulazu koji uklanja mogućnost dovođenja nedozvoljenje kombinacije signala na ulaz. pa se SR leč kolo setuje. Znači kombinacija S=R=1 predstavlja zabranjeno stanje na ulazu. Šema takvog kola data je na slici 3. tada je S=0.4 D LEČ KOLO Funkcija D leč kola je u sistemima za pamćenje informacija gde je pogodnije imati samo jedan ulaz koji će određivati stanje na izlazu.7. R=0. 59 . sa dozvolom uočavamo se da S i R ulazi ignorišu sve dok se ne pojavi signal dozvole S. R=1.Suprotno tome kada je D=0.7 Kada je S=1. R X 0 1 0 S 1 1 1 1 Karakteristična jednačina SR leč kola sa dozvolom je: Qn +1 =C(S+ R Qn ) S R Q Q Slika 3. a signal dozvole se menja sa logičke jedinice na logičku nulu kolo ulazi u nestabilno stanje.6 Sa vremenskog dijagrama SR leč kola. D C S Q D C Q Q R Q Slika 3. pa se kolo resetuje.

6 FLIPLOPOVI SA IMPULSNIM OKIDANJEM (MS flipflopovi) Kod ovog tipa flipflopa okidanje je sinhronizovano sa takt impulsom.8 Funkcionalna i eksitaciona tabela SR MS flipflopa su prikazane respektivno u tabelama 7 i 8. Realizuje se korišćenjem dva leč kola.3.8. U prvom leč kolu (master) informacija sa ulaza se upisuje posle prednje ivice takta. R X 0 1 0 S Vremenski dijagram koji pokazuje rad SR MS flipflopa prikazan je na slici 3. 60 . Šema SR MS flipflopa data je na slici 3. U praksi se sreću dva načina okidanja flipflopa: impulsni i ivični. Istovremeni upis u oba leča kola nije dozvoljen. S 0 0 1 1 H R 0 1 0 1 H C Qn +1 Qn 0 1 1 Qn +1 Qn 1 0 1 Qn 0 Tabela 7.5 SINHRONI FLIPFLOPOVI Flipflopovi su bistabilni elementi kod kojih se promena stanja na izlazu može vršiti samo u sinhronizmu sa taktom sistema. što se rešava pomoću signala dozvole. S S C R Q S C R Q S C R Q R C Q Q Q Slika 3. 3. a u drugom leč kolu (slave) informacija sa izlaza prvog leč kola se upisuje posle zadnje ivice takta. Qn Qn 0 0 1 1 Qn +1 0 1 0 1 S 0 1 0 X Tabela 8.9.

9 Ako je neposredno pre zadnje (opadajuće) ivice takta stanje na ulazu S=R=1. sa koje se vidi da kada je prisutni takt signal na visokom nivou. 3. tako da su na ulazima S i R u SR leč kolu logičke jedinice koje ga drže u zatečenom stanju. zbog niskog nivoa takt signala. Kao primer realizacije flipflopa sa ivičnim okidanjem dato je kolo D flipflopa prikazano na slici 3.7 FLIPFLOPOVI SA IVIČNIM OKIDANJEM Osnovni problem kod impulsnog okidanja je što se stanje master kola može menjati dok god je na ulazu aktivni nivo takt impulsa. stanje na izlazima NI kola iz prvog stepena određeno je stanjem na D ulazu. NI kola ostaju blokirana i stanje flipflopa se ne može promeniti. Kako se istovremeno sa blokiranjem NI kola aktiviraju ILI kola iz drugog stepena na jednom od ulaza S ili R pojaviće se kratak nenegativan impuls trajanja t p koji će postaviti SR leč u željeno stanje određeno D ulazom nakon čega.10 Funkcionalna i eksitaciona tabela ivičnog D flipflopa sa okidanjem na opadajuću ivicu data su u tabeli 9 odnosno tabeli 10. što znači da će kratkotrajna lažna pobuda na S ili R ulazu moći da promeni stanje master kola i da bude preneseno u slave leč kolo po dolasku zadnje ivice takta. Smanjenje verovatnoće hvatanja lažnih impulsa se može postići skraćivanjem trajanja impulsa.10. Onda će se i na ulazima slave leč kola nalaziti nedozvoljena kombinacija S=R=1. izlazi master leč kola biće dovedeni u stanje logičke jedinice. Kada takt signal prelazi sa logičke jedinice na logičku nulu blokira se ulaz NI kola. D S Q D C Q C R Q Q Slika 3. ali se stanje na izlazu NI kola ne menja sve dok ne prođe vreme propagacije signala kroz NI kola t p . pa će izlaz celog SR MS flipflopa biti neodređen. ali se pravo rešenje dobija tek ivičnim okidanjem. 61 . Međutim drugi stepen logičkih kola blokiran je visokim nivoom takt signala.S R C QM QM Q Q Slika 3.

JK flipflop dat je na slici 3. Qn 0 0 1 1 Qn +1 0 1 0 1 D 0 1 0 1 C Tabela 10. sa koje se vidi da se promene stanja flipflopa može vršiti samo kada je takt na visokom nivou. Qn =0.11. J 0 0 1 1 H K 0 1 0 1 H C 1 1 1 1 0 Tabela 11. Funkcionalna i eksitaciona tabela su prikazane tabelama 11 i 12.8 JK FLIPFLOPOVI Dati flipflopovi rešavaju problem neodređenosti stanja na izlazu kada su S i R ulazi SR leč kola istovremeno aktivni. Qn +1 =1. a ulaz K za resetovanje flipflopa.D 0 1 H H C Qn +1 0 1 Qn +1 1 0 Qn Qn 0 1 Qn Qn Tabela 9. kolo na koje se dovodi ulaz K daje na izlazu logičku nulu koja resetuje leč kolo dovodeći ga u stanje Qn +1 =0. kao i da ulaz J služi za setovanje. 3. Na primer: Ako je Qn =1. zabog dejstva povratnih sprega flipflop mora da promeni stanje. K S R Q J Q C J Q C K Q Slika 3. 62 Qn +1 Qn 0 1 Qn Qn +1 Qn 1 0 Qn Qn Qn .11 Za slučaj kada se na ulaz dovede stanje J=K=1.

promena stanja na izlazu menja i stanje na ulazu u logičko kolo. Znači kolo sa slike 3. i kao što se vidi upotrebljena je kaskadna veza dva SR leč kola. prikazani su vremenski dijagrami na kojima se vidi da je stanje na izlazu odrđeno stanjem na ulazu u trenutku opadajuće ivice takta. 3.12. a izvršno kolo opadajućom ivicom. S Q S Q Q C R J C K Q Q R Q Slika 3. Master se aktivira rastućom ivicom takta C. kraći od kašnjenja kroz logička kola i SR leč kola.9 JK MS FLIPFLOP JK MS flipflop prikazan je na slici 3.13. K X X 1 0 S 1 1 1 1 Karakteristična jednačina JK flipflopa dobijena iz eksitacione tabele je oblika: Qn +1 = J Qn + K Qn Kada su ulazi u stanju J=K=1. a na slici 3. Funkcionalna i eksitaciona tabela date su tabelama 3. tj.13 63 . od kojih prvo radi kao master a drugo kao izvršno kolo.13 i 3.Qn 0 0 1 1 Qn +1 0 1 0 1 J 0 1 X X Tabela 12.12 J K C QM QM Q Q Slika 3.11 će ispravno raditi samo ako je takt impuls vrlo kratak. dakle resetovani flipflop može se ponovo setovati ako je takt impuls još uvek aktivan.14.

Međutim drugi stepen logičkih kola blokiran je visokim nivoom takt signala. Međutim kod JK MS flipflopova pojavljuje se jedan novi nedostatak poznat pod nazivom hvatanje jedinice. Dakle za vreme aktivnog dela takta. 3.J 0 0 1 1 H K 0 1 0 1 H C Qn +1 Qn 0 1 Qn Qn +1 Qn 1 0 Qn Qn 0 Tabela13. tako da je aktivno NI kolo na koje je vezan J ulaz. međutim ako se za vreme dok S=1. J ulaz hvata lažne kratkotrajne impulse.14. Kada takt signal prelazi sa logičke jedinice na logičku nulu blokira se ulaz NI 64 .10 JK FLIPFLOP SA IVIČNIM OKIDANJEM Smanjenje verovatnoće hvatanja jedinica moguće je postići skraćenjem trajanja aktivnog dela takt impulsa dok se data pojava u potpunosti ne eliminiše. J S R Q Q Q Q J C K Q C K Q Slika 3. data na slici 3.14. se vidi da kada je takt signal na visokom nivou. tako da će posle opadajuće ivice takta pogrešno stanje biti preneto u izvršno leč kolo. Qn Qn 0 0 1 1 Qn +1 0 1 0 1 J 0 1 X X Tabela 14. Pošto je Q=0 . Pretpostavimo da je izlaz u resetovanom stanju. tako da su na ulazima S i R u SR leč kolu logičke jedinice koje ga drže u zatečenom stanju. izvršiće se pogrešno setovanje master leč kola.14 Sa slike 3. šema JK flipflopa koji se okida opadajućom ivicom. Potpuno rešenje ovog problema daje JK flipflop sa ivičnim okidanjem čija je šema. stanje na izlazima NI kola iz prvog stepena određeno je stanjima na J i K ulazima i izlazima Q i Q . master leč kola ne može biti resetovano. na J ulazu pojavi kratkotrajni impuls. flipflop bi trebalo da ostane u resetovanim stanju. K X X 1 0 S Nakon toga pobuda na J i K ulazima se može promeniti bez uticaja na stanje na izlazu. Ako je J ulaz na logičkoj nuli.

stanje flipflopa se ne može promeniti zbog niskog nivoa takt signala. su prikazani vremenski dijagrami T flipflopa. Nakon toga NI kola ostaju blokirana odn. dok na slici 3. ali se stanje na izlazu NI kola ne menja sve dok ne prođe vreme propagacije signala kroz NI kola t p . na jednom od ulaza S ili R.kola. pojaviće se kratak neengativan impuls trajanja t p . koji postavlja SR leč u željeno stanje određeno ulazima J i K i prethodnim stanjem.11 T FLIPFLOP T flipflop je ivični flipflop sa jednim ulazom koji menja stanje na svaku rastuću ili opadajuću ivicu takta. Funkcionalna i eksitaciona tabela prikazane su u tabelama koje slede (tabela 15 i tabela 16 ).15 T Q Slika 3. Na slici 3. J 0 0 1 1 H H K 0 1 0 1 H H 0 1 Tabela 15. D T Q Q Q T J Q Q T Q Q Q C Q C K Q Q Q Slika 3.16. C Qn +1 Qn 0 1 Qn Qn +1 Qn 1 0 Qn Qn Qn Qn Qn Qn 0 0 1 1 Qn +1 0 1 0 1 J 0 1 X X Tabela 16.15. Kako se istovremeno sa blokiranjem NI kola aktiviraju ILI kola iz drugog stepena. K X X 1 0 S 3. prikazane su dve realizacije T flipflopa i grafički simbol istog.16 Karakteristična jednačina T flipflopa je vrlo jednostavna i glasi: 65 .

Qn +1 = Qn
Izlazni signal iz T flipflopa ima dva puta manju učestanost od takta pa iz tih razloga glavna primena T flipflopa je u deliteljima učestanosti. U nekim primenama potrebno je zabraniti okidanje T flipflopa. Takva funkcija se realizuje pomoću T flipflopa sa dozvolom, čiji je simbol i realizacija koristeći D i JK flipflopove prikazana na slici 3.17, a vremenski dijagram istog na slici 3.18.

EN

D

Q

Q Q

EN

J C K

Q
Q

Q

EN

Q Q

Q Q

T T C

Q

Q

T

Slika 3.17
EN

T

Q

Slika 3.18 Karakteristična jednačina T flipflopa sa dozvolom glasi:

Qn +1 = EN Qn +EN Qn

4. Komparatorska kola
Komparatorska kola mogu biti: -bez povratne sprege -sa pozitivnom povratnom spregom

4. 1.Diferencijalni komparator

Kao osnovni oblik komparatora navodimo primjer diferencijalnog komparatora koji je najčešće u primjeni.Srce ovog uređaja je diferencijalni pojačavač, koji je poznat iz analognih pojačavača.On poredi dva napona od kojih je jedan uzet za referentnu vrijednost i naziva se referentni napon ,i drugi napon je ulazni napon, koga poredimo sa referentnim .U zavisnosti koji je napon veći na izlazu dobijamo ,visok ili nizak naponski nivo tj. napon logičke jedinice ili nule. Razlike diferencijalnog pojačavača u odnosu na diferencijalni komparator je u tome što diferencijalni komparator ne koristi povratnu spregu. Dakle kod diferencijalnog komparatora ne postoje problemi kompenzacije i frekventnih karakteristika. Druga razlika je u nešto manjem pojačanju diferencijalnog komparatora, naime njemu nije potrebno pojačanje veće od 1000 puta jer ako uzmemo da je varijacija izlaznog napona od 0 do 5 volti dobićemo ulazne napone bliske naponu ofseta. Najvažniji parametar je brzina rada diferencijalnog koparatora.Brzina rada se karakteriše veličinom koja se naziva vrijeme odziva . Primjer jednog takvog kola prikazan je na slici 4.1:
66

Slika 4.1

Otpornici R1 ,R2 služe da oderde threshold napon ili napon okidanja,izlazni output signal je invertovan u odnosu na ulazni zbog dovođenja ulaznog input napona na negativni kraj operacionog pojačavača.Otpornik R3 služi da u slučaju kad nema ulaznog signala ili je manji od okidnog napona ,na izlazu bude +5V ili logička jedinica .
4.2 Diferencijalni komparator u bipolarnoj tehnici

Konstrukcija komparatora prvensteno zavisi od brzine njegovog rada.Komparatori za manje brzine su jednostavniji po svojoj konstrukciji.

Slika 4.2

67

Na slici 4.2 je prikazan komparator LM339 koji se sastoji od diferencijalnog ulaznog stepena koji čine tranzistori T1,T2,T3,T4 ,aktivnog opterećenja T5,T6 i izlaznog stepena tranzistora T7,T8. Diode koje su vezane na spoj baza emiter služe da ubrzaju sporo uključivanje ulaznih tranzistora. Loša karakteristika ovog komparatora je u tome što je kao ulazni stepen upotrebljen RNR tranzistor .Zbog toga se brži komparatori prave isključivo sa NPN tranzistorima. Mnogo bolja varijanta realizacije komparatora je realizovana od stane firme Amd Advanced Micro Device koji je prikazan na slici 4.3. U ovoj realizaciji je korišćen samo NPN tranzistor.

Slika 4.3

Ulazni naponi se dovode na diferencijalni stepen sa kaskadnim opterećenjem koje čine tranzistori T1,T2,T3,T4 i otpornici R1,R2. Izlaz ovog stepena ograničen je šotki diodama D1 i D2.Izlazni napon sa prvog stepena se vodi na emiter folovere T13,T14 i pomjerače napona sa Cener diodama D5 i D6 pa na diferencijalni par koji čine tranzistori kao diferencijalni par T15,T16, kaskadno opterećenje T17,T18 i otpornici R5 i R6. Izlazni napon ovog diferencijalnog para ograničen je Cener diodama D3,D4. Napon sa ovog izlaza vodi se na emiter folovere T19,T20, i pomjerače napona sa diodama D7,D8, gdje ponovo dolazi na diferencijalni par T21,T22. Na izlazu kola nalazi se emiter folover koji služi da bi pojačao izlaznu struju kola koja je reda miliampera. U opštem slučaju izlazi se preko otpornika vezuju za negativni napon. U većini aplikacija kod analogno digitalnog konvertovanja potrebno je da se ulaz privremeno odvoji od izlaza aktiviranjem nekog signala koji se zove leč kontrolni signal. U ovom stanju leč kolo ostaje sve dok je to potrebno. Šema jednog leč kola u bipolarnoj tehnici je prikazana na slici 4.4.

68

Na ovoj šemi prikazano je jedno memorijsko ili leč kolo koje ima funkciju da pamti stanje na ulazu sve dok je aktivan napon VL . Ulazi ovog kola se dobijaju sa izlaza nekog diferencijalnog stepena .

Slika 4.4 4.3 Šmitov regenerativni komparator

Naziv regenerativna kola je uobičajen za Šmitova kola ,koja po svojoj konstrukciji sadrže pozitivnu povratnu spregu. Za razliku od neregenerativnih komparatora, osnovna razlika komparatora sa povratnom spregom je u tome što imaju dva različita nivoa za rastuću i opadajuću ivicu impulsa. Konstrukcija šmitovog regenerativnog kola je moguća i korišćenjem diferencijalnog pojačavača kao na šemi prikazanoj na slici 4.5.

Slika 4.5

Pri analizi kola mora se poći od nekog početnog stanja, ovdje usvajamo da je početno stanje za ulazni signal dovoljno nisko tako da izlazni signal bude u stanju logičke jedinice. Za kolo na slici 4.5a do promjene izlaznog signala će doći kada ulazni signal pređe granicu od:
Vt 2 = R1 Voh = kVoh R1 + R 2

dalje povećavanje napona neće dovesti do promjene izlaznog napona sve

dok ulazni napon ne padne ispod napona :

R1 Vol = kVol R1 + R 2 Ovi naponi se zovu naponi okidanja (threshold high, threshold low) Vt1 =
Kod slike 4.6 naponi okidanja se mogu izračunati ako primjenimo prvi Kirhofov zakon za čvor A odnosno kod čvora +.

69

8. dok otpornik ograničava izlaznu struju operacionog pojačavača. Zbog toga je njihov histerezis kao na slici 4. Slika 4.6 Ova realizacija je dobra po tome što se širina histerezisa može mijenjati samo promjenom otpora R3.5c dodatna Cener dioda služi da ograniči izlazni napon u opsegu od -Vd<= Vo <= Vz . Na slici 4.7 prikazan je komparator kod kojeg korišćenjem teoreme superpozicije dobijamo: R1 R2 Vt1 = Vol + Vr R1 + R 2 R1 + R 2 R1 R2 Vt 2 = Voh + Vr R1 + R 2 R1 + R 2 Za sve dosadašnje slučajeve komparatora ulazni signal smo dovodili na minus ulaz pojačavača.Slika 4. 70 .7 Na slici 4.

kao na slici 4. pa zbog svoje jednostavnosti i cjene koštanja zauzima prvo mjesto.7b prikazano je Šmitovo kolo sa dovođenjem ulaznog signala na neinvertujući ulaz što govori da će i izlazni signal biti u fazi tj neće biti invertovan kao u prethodnim slučajevima. 71 . odnosno biće kao lik u ogledalu po h osi.9.Slika 4. Pragovi okidanja biće: Vt1 = R1 + R 2 R1 Vr + Voh R2 R2 Vt 2 = R1 + R 2 R1 Vr + Voh R2 R2 Slika 4. To znači da će se i histerezisna petlja razlikovati.8 Kod histerezisa imamo dvije bitne veličine to su: - širina Vh=Vt2-Vt1 i centar Vch=(Vt1+Vt2)/2 histerezisa.9 Jedan od načina konstrukcije Šmitovog regenerativnog kola je upotrebom dva invertora kao na slici 4. Na slici 4.10.

10 dobija se: R2 R1 + Voh R1 + R 2 R1 + R 2 Kada je napon Vx=Vih tada dolazi do promjene na izalazu: R1 + R 2 R1 Vt1 = Vih − Voh R2 R2 U drugom slučaju do promjene će doći kada Vx=Vil R1 + R 2 R1 Vt 2 = Vil − Vol R2 R2 Vx = Vu Još jedan značajan primjer realizacije Šmitovog kola prikazanog na slici 4. a tranzistor T2 preko otpornika dobija napon na bazi pa prema datim parametrima on radi u zasićenju.10 Pragovi okidanja zavise od toga da li se radi o CMOS kolima ili TTL.11 Za ove vrijednosti otpornika . zato što nemaju iste pragove uključivanja i isključivanja.i pri ulaznom naponu jednakom nuli tranzistor T1 je u zakočenom stanju.Slika 4. Kada se primjeni Tevenenova teorema na kolo sa slike 4. Slika 4. I E 2 = I C 2 + I B2 VE VCC − VBES − VE VCC − VCES − VE = + RE R1 R2 ⎛ Vcc VBES VCES ⎞ VE = R12 E ⎜ ⎜R − R − R ⎟ ⎟ 1 2 ⎠ ⎝ 12 R12 E = (1 / R1 + 1 / R2 + 1 / RE ) R12 = (1 / R1 + 1 / R2 ) −1 −1 gdje su : 72 .pomoću dva tranzistora koji su obično NPN tipa.11 je u bipolarnoj tehnici .

5V Izlazni napon do tog trenutka je : VOL=VE+VCES=1.monostabilni multovibratori ostaju u stabilnom stanju sve dok posle dejstva pobude pređu u drugo (kvazistabilno) stanje u kome se zadržavaju određeno vrijeme. Primjer jednog signala prikazan je na slici 4.8V. javljaju parazitne kapacitivnosti i induktivnosti koje stvaraju smetnje. Ova kola se drugačije nazivaju i relaksacioni oscilatori.Za date vrijednosti otpora i napona dobijamo da je VE=1. Kod monostabilnih generatora to stanje je određeno dejstvom spoljašnje pobude. Monostabilni i astabilni impulsni generatori Monostabilni i astabilni generatori spadaju u grupu regenerativnih kola. 73 .12 Za raliku od diferencijalnog komparatora kao na slici 4. ima veću otpornost na šumove. Druga vrsta regenerativnih kola su astabilni multivibratori.12 Slika 4. 5.2 ovo kolo nema problema sa «lažnim impulsima» tj. VT 1 = VBE + VOH = VCC = 5V Histerezisna karakteristika ima veliku primjenu u digitalnom sistemu prenosa. jer se kod prenosa informacija . Kod ovih kola postoje dva kvazistabilna stanja koja se naizmjenično smijenjuju. pa signal može biti izobličen. tj.9V drugi prag okidanja dobijamo tako što zanemarimo ulaznu struju tranzistora T1 dobijamo: VE = VCC − VCE 1 RE R1 + RE VCC − VCE 1 RE R1 + RE a pa će prag okidanja biti: izlazni napon će biti jednak naponu napajanja. Napon koji je potreban da tranzistor T1 počne da vodi je: Vt2=VE+VBET=2.

Monostabilni multivibratori u cmoѕ tehnici Na slici 5. tada na izlazu prvog logičkog kola napon pada na logičku nulu. Tada je na izlazu drugog logičkog kola logička nula.0 Slika 5.1(v). sve dok ne dostigne vrijednost napona Vp.1 (v) U stabilnom stanju napon na ulazu drugog NILI kola je jednak naponu napajanja.69( R + RIZL )C Vremenski dijagrami napona dati su na slici 5.1(a) je prikazana realizacija jednog astbilnog multivibratora. Vx(t ) = Vx (∞) + Vx(0 ) − Vx (∞) e gdje je [ + ] − t τ τ = ( R + Rizl ) C vremenska kontanta punjenja. Napon punjenja kondenzatora je eksponencijalna funkcija vremena. Tada se kondenzator puni. jedinica na ulaz .2 74 . 1. Kako se napon na kondezatoru ne može trenutno promijeniti . Vrijeme punjenja kondenzatora može se izračunati kao: ⎡ VDD ⎤ T = τ ln ⎢ ⎥ ⎣VDD − VP ⎦ Kako je: V P = VDD / 2 T = τ ln(2) = 0. To dovodi do generisanja logičke jedinice na izlazu drugog logičkog kola.2 simulirano u EWB 7.1(b)). kao i njegova realizacija u CMOS tehnici (slika 5.5. za isti iznos padne napon na drugom ulazu logičkog kola. Kada se u trenutku To dovede log. Radi lakšeg matematičkog modelovanja uzimamo idealnu prenosnu karakteristikau kao na slici 5. (a) (b) Slika 5.

Na slici 5.2 već nastupa proces pražnjenja kondenzatora S. Slika 5.4 5. 75 . Da bi se izbjegao uticaj varijacije ovog napna uvode se kompenzacije realizovane pomoću R.3 smanjuje se uticaj proizvodnih tolerancija napona na trajanje kvazistabilnog stanja. međutim daleko zaostaju za karakteristikama SMOЅ kola.Glavni nedostatak ovog multivibratora je u tome što napon prelaza logičkog stanja Vp nije uvjek konstantan. Trajanje impulsa na izlazu dato je izrazom: ⎡ V DD ⎤ ⎡V DD − V D ⎤ T = T1 + T2 = τ ln ⎢ ⎥ + τ ln ⎢ ⎥ ⎣V DD − V P ⎦ ⎣ VP ⎦ U ovoj realizaciji uticaj promjena napona Vp na trajanje vremenskih intervala je suprotan.3.3 Modifikacijom kola kao na slici 5.Tipični primjeri realizacije monostabilnih multivibratora u TTL tehnici su 74121 i 74122.4 su prikazani vremenski dijagrami napona u kolu sa slike 5.2 Monostabilni multivibratori u TTL tehnici Monostabilni multivibratori se mogu realizovati i u TTL tehnici.C elemenata. Trajanje kvazistabilnog stanja se ne završava u trenutuku T1 kao kod kola na slici 5. Slika 5. odnosno eksponencijalno opadanje napona Vy. Stanje u kolu se mijenja tek kada napon Vy padne sa vrijednosti VDD-VD do napona prelaza Vp. pa je postignuta djelimična kompenzacija uticaja napona Vp.

Istovremeno postavlja se i izlaz Q na nivo log.V2 (∞) = Vcc.5 je prkazana šema monostabilnog multivibratora 74121. Kada se pojavi ulazni signal P .log. nolu u trenutku t= To+2 td. Struja kroz otpornik počinje da puni kondenzator i napon V2 počinje da raste eksponencijalno. Tranzistor u invertoru radi u zasićenju pa je napon V2= 0. jedinicu.75V. Trajanje impulsa na izlazu može se odrediti kao: V2 (t ) = V2 (∞) + V2 (2t ) − V2 (∞) e zamjenom : [ + d ] − t τ + V2 (T0 ) = 0.G4. pa će i napon V3 porasti na log. Hapon na kondenzatoru se ne može momentalno promjeniti pa se promijena napona preslikava tj. Na njoj možemo uočiti dva dijela: kolo za uobličavanje koje čine G5 i G6 kao i kolo koje realizuje flip flop koga čine G1. tada i W=(1).nule a to dalje vodi da je W=(0).3V + − V2 (2t d ) = V2 (2t d ) − ∆V2 = −2.65 V tada počinje da provodi tranzistor . nuli.65V -napon za koje ulazi u zasićenje 0. Ovo dalje izaziva slijedeće promjene: . Kako su naponi V3 i W niski iz toga slijedi da je napon V1 visok.promjenu izlaza Q u trenutku t= To+4 td. Invertor G2 je spojen preko otpornika na pozitivan potencijal Vcc.tj.55V ⎡ V − V2 (0 + ) ⎤ T = τ ln ⎢ CC ⎥ + 4t d VCC − V2 (T0 ) ⎦ ⎣ 76 .čiji su naponi : -napon uključivanja 0.jedinica. pa će od ulaza P do izlaza drugog logičkog kola G4 biti 2 td. G2.75 V U stabilnom stanju kada je ulaz R na logičkoj nuli. Sada je logičko kolo na ulazu spremno da propusti ulazni signal P. U istom trenutku i napon Q poraste na log. .i promjenu izlaza Q u trenutku t= To+5 td.promjenu napona V1 u trenutkku t= To+3 td. Iz ovoga slijedi da je napon V3 nizak.G3.Slika 5. Sva kola su standardna TTL osim kola G2 koje je izvedeno pomoću jednostepenog pojačavača sa zajedničkim emitorom. slijedi da je i izlaz W na log. V1=(0) Cignal kašnjenja kroz jedno logičko kolo je td.65V . .55V Pad napona na ulazu invertora izazvaće porast napona na ulazu G3 u trenutku t= 3 td.5 Na slici 5.V2 (2td ) = −2. : ∆ V 2 = ∆ V 1 = VOH − VOL = 3. To zanači da je Q nizak a Q visok.i napon V3 pada na log.jedinicu u trenutku t= 4 td.Kada napon V2 dostigne 0.

U vezi sa ovim često se u literaturi definiše odnos signal pauza: TH 100 TH + TL gdje je Tn trajanje generisanog impulsa . Trajanje kvazistabilnog stanja se dobija iz logaritamske jednačine: ⎡ 2(VOH − VOL ) ⎤ T = τ ln ⎢ ⎥ ⎣ VOH − VT ⎦ 77 .Ograničenja u vrjednostima komponenatata koja su propisana od strane proizvođača su : C ≤ 1000 µF 1. DC = 5.C nisu stavljene unutar integrisanog kola već se pogodnim odabiranjem ovih vrjednosti može uticati na to da trajanje impulsa bude u granicama između 40ns do 28s . Ovo vrijeme je vrlo kratko zbog mele vrjednosti izlaznog otpora kola G4.4 KΩ ≤ R ≤ 40 KΩ Još jedna vrlo bitna karakteristika je vrijeme koje treba proći posle završetka impulsa na izlazu da bi se kolo vratilo u stabilno stanje. Ukoliko se prekorači dozvoljeni odnos signal pauza . i kada kroz kondenzator ne teče struja izlazno stanje je Q =0. Q =1 Napon na kondenzatoru C je: VC (0 − ) = VOH − VOL Pozitivni impuls se dovodi na S ulaz u trenutku t = 0+ tada se stanje na izlazima Q .Kod ovog integrisanog multivibratora komponente R. Q =0 ∆V = VOH − VOL V R (0 + ) = V R (0 − ) − ∆V = V R (0 − ) − (VOH − VOL ) = 2VOL − VOH Napon na ulazu R se eksponencijalno mijenja sa vremenkom konstantom punjenja: τ = RC Eksponencijalna promjena napona se prekida kada napon na R ulazu dostigne napon prebacivanja kola Vt.a TL vrijeme povratka kola u stabilno stanje. i ulaznog otpora kola G2.6 U početnom stanju kada je ulazni signal S=0.trajanje impulsa nije stabilno već će se smanjiti. Slika 5. Q mijenja na Q =1.3 Monostabilni multivibrator u ECL tehnici U slučajevima kada treba generisati impulse kratkog trajanja koji imaju kratko vrijeme uspona i opadanja za sintezu multivibratora koriste se ECL logička kola.

78 . Slika 5.8 Neki od načina realizacije bržeg punjenja kondenzatora su dati na gornjim slikama. Minimalna širina okidnog impulsa mora da bude veća od (2td) vremena kašnjenja logikog NILI kola.Na slici 5. Na slici 5.7 (a) (b) Slika 5.8 (a) dioda je jedino polarisana za vrijeme povratka kola u stabilno stanje. pa se za brže realizacije koristi dodatni elemenat koji brže puni kondenzator.65V pa se preostali dio oporavka kola vrši preko otpornika. Najveći problem kod ove realizacije je sporo vrijeme oporavka koje traje od 3 do 5 vremenskih konstanti. U slučaju generisanja kratkih impulsa mora se uzeti u obzir i kašnjenje logičkih kola. Čim se kolo prebaci u stanje Q =1 izlaz G3 prelazi na nulu i tako prekida ulazni okidni impuls.9 je neosjetljiv na oblik i trajanje okidnog impulsa.7 prikazan je vremenski dijagram napona. Slika 5. Slična realizacija ali efikasnnija je uz pomoć tranzistora dok traje kvazistabino stanje.9 Modifikovani monostabilni multivibrator kao sa slike 5. Okidni impuls je invertovan i dovodi se na NILI kolo. U stabilnom stanju izlaz Q je na niskom naponskom nivou pa se impuls invertuje i počinje kvazistabilno stanje. Po završetku kvazistabilnog stanja visok napon na bazi tranzistora vodi ga u zasićenje i tako dopunjava kondezator. To se dešava sve dok napon na diodi ne padne ispod 0.čime se kondenzator puni kroz malu otpornost diode.

4 Generisanje kratkih impulsa Za pobudu monostabilnih kola najčešće je potreban katak okidni impuls.11 (a) 5. Međutim potreba za generisanjem može biti na rastuću i na opadajuću ivicu. Vi1=0V. Ako je potreban impuls dužeg trajanja treba povećati broj invertora ali taj broj mora biti neparan. Astabilni multivibrator u realizaciji sa NILI kolima prikazan je na slici 5. Radi lakšeg razmatranja uzećemo da je kašnjenje kroz sva logička kola isto. U analiziranju pretpostavljamo da je Vx <Vt .1 (a) prikazana je šema kola za logičko diferenciranje rastuće ivice. Naponi na izlazima ova dva kola su komplementarni .12 Nivoi napona na izlazima logičkih kola mogu biti nivoi logičke jedinice (5V) i napon logičke nule (0V). (a) (b) Slika 5.10 Vremenski dijagrami napona prikazani su na slici 5.5 Astabilni multivibratori u CMOЅ tehnici Za generisanje povorke pravougaonih impulsa koja često služi kao takt kod sinhronih digitalnih sistema. Onda je Vi2=VDD. potreban je generator astabilnog tipa.5. to se ovaj sklop drugačije zove kolo za logičko diferenciranje. i da je ulazni impuls duži od ukupnog kašnjenja logičkih kola.10(b). Kako izlaz ovog kola podsjeća na izlaz kola za diferenciranje . (a) (b) Slika 5.11 Ukoliko se umjesto I kola stavi ILI dobija se kolo za diferenciranje opadajuće ivice kao na slici 5. Na slici 4.12 Slika 5.pa se kondenzator C puni preko otpornika R. Neka je napon na kondenzatoru dostigne napon Vt u tranutku : t = 0− 79 .

što izaziva regenerativni proces u trenutku: t = 0+ Stanje na uzlazima se mijenja. Drugi referentni nivo predstavlja drugo kvazistabilno stanje. Kvazistabilno stanje se završava kada napon Vx padne na vrijednost napona Vt.14 5. Trajanje kvazistabilnog stanja je: ⎡ V (∞ ) − V (0 + ) ⎤ V x T1 = τ ln ⎢ x ⎥ = RC ln DD VT ⎢V x (∞ ) − V x (T1− ) ⎥ ⎦ ⎣ Na početku drugog kvazistabilnog stanja. kvazistabilno stanje. Vi2=0V. kod kojih perioda oscilacija malo zavisi od temperature ali jako zavisi od varijacija napona Vt. zbog dejstva zastitne diode . praćen je pražnjenjem kolndenzatora. Princip rada se zasniva na punjenju kondenzatora. Posle toga napon na kondenzatoru počinje da opada preko otpornika.13 prikazani su vremenskid dijagrami napona . Zbog svoje jednostavnosti ovaj način realizacije je postao popularan posebno u integrisanoj tehnici.14 prikazane su neke od realizacija sa kvarcom.6 Impulsni generatori sa komparatorima 5. Na slici 5. Najbolja stabilnost učestanosti dobija se ako se učestanost astabilnog multivibratora kontroliše kristalom kvarca. Prelazak u prvi referentni nivo tj.13 Na slici 5. Sada bi napon Vx trebalo da iznosi: V X (0 + ) = V X (0 − ) + ∆Vi1 = VT + V DD ali zbog zaštitne diode poraste samo do vrijednosti VDD.1 Impulsni generatori sa regenerativnim komparatorima Astabilni i monostabilni multivibratori se mogu konstruisati korišćenjem regenerativnih i neregenerativnih komparatora. Trajanje ovog ciklusa dato je izrazom: ⎡ V x (∞ ) − V x (0 + ) ⎤ V DD T2 = τ ln ⎢ ⎥ = RC ln − V DD − VT ⎣V x (∞ ) − V x (T2 ) ⎦ Slika 5. napon Vx naglo padne do nule i raste ka naponu VDD. ovo kolo nije pogodno za generisanje takta čija je učestanost oscilovanja iznad 1MHz. Slično kao kod monostabilnog kola . 80 .6. Slika 5. Vi1=5V.

ogvoren (a) Slika 5.komparator mijenja stanje na izlazu. kada se kondenzator puni od napona VR1 do napona VR2 se može odrediti kao: ⎡ V − V R1 ⎤ T1 = τ 1 ln ⎢ cc ⎥ ⎣Vcc − V R 2 ⎦ dok je vrijeme pražnjenja kondenzatora dato izrazom: ⎡V − V R 2 ⎤ T2 = τ 2 ln ⎢ P ⎥ ⎣ V P − V R1 ⎦ Perioda oscilacija iznosi: ⎡ V − V R1 ⎤ ⎡V P − V R 2 ⎤ T = T1 + T2 = τ 1 ln ⎢ cc ⎥ + τ 2 ln ⎢ ⎥ ⎣ V P − V R1 ⎦ ⎣Vcc − V R 2 ⎦ 81 . Trajanje kvazistabilnog stanja . Pri tome je VR1< VR2 . U početnom stanju prekidač R je otvoren. sa vremenskom konstantom : τ 1 = R1C Kada napon na kondenzatoru dostigne napon okidanja VR2 .15 zatvoren (b) Pragovi okidanja Šmitovog okidnog kola su VR1 i VR2. aprebacivanje komparatora je zanemarljivo malo. i kondenzator se puni preko otpornika R1 . zatvara prekidač i prazni kondenzator ka asimptotskom naponu: Vp = Vcc R2 R1 + R2 sa vremenskom konstantom: τ 2 = ( R1 ΙΙ R 2 ) C Jedan od najvažnijih uslova za oscilovanje kola je : Vp < VR1 Ovaj uslov je potreban da bi kolo moglo da dostigne drugi okidni napon VR1.

16 Slično kao i kod predhodne realizacije sa prekidačem kod koje smo imali dvije različite vremenske konstante . To se može realizovati vezivanjem otpornika R1 na izlaz komparatora. Još jedna značajna izmjena je u tome što Šmitovo kolo mora biti invertorskog tipa.Zatvaranjem prekidača počinje da se smanjuje napon na kondezatoru koji teži: VP = VCC 82 . (ulaz je na minus kraju).U praktičnoj realizaciji izbjegava se upotrebe prekidača.17 prestavljeno je kolo oscilatora koje koristi brzi neregenerativi komparator.6. Na slici 5.16 prikazana je jednostavnija realizacija astabilnog kola . Mnogo bolji rezultati se dobijaju sa kolima koja koriste neregenerativni komparatore. bez upotrebe prekidača .2 Impulsni generatori sa neregenerativnim komparatorima Na slici 5. i ona iznosi: τ = RC pa je perioda oscilovanja data izrazom: ⎡ V − pVOL T = T1 + T2 = τ { ln ⎢ OH ⎣VOH − pVOH ⎡VOL − pVOH ⎤ ⎤ ⎥ ⎥ + ln ⎢ ⎣ VOL − pVOL ⎦ ⎦ } p = R2 R1 + R2 Glavni razlozi za geršku koji se javljaju kod ovih realizacija su nedovoljne tačnosti pragova okidanja i njihove loše temperaturne stabilnosti. ograničavaju priimjenu ovih kola na učestanosti do 100 KHz. Precizna realizacija pragova okidanja izvršena je pomoću razdjelnika napona RA.RC i još jedanog prekidača P2. Ovi razlozi kao i konačno vrijeme prebacivanja . Slika 5. 5. koja će biti opisana u sledećem izlaganju.RB. Promjena izaznog napona setuje RS kolo i zatvara prekidače P1 i P2. Kada su prekidači otvoreni napon na kondenzatoru raste prema naponu napajanja i dostiže gornji prag okidanja: VR 2 = VCC RB + RC RA + RB + RC R2 R1 + R2 . ovdje imamo samo jednu vremensku konstantu za punjenje i pražnjenje.

čime se proces ponavlja. napon na kondenzatoru eksponencijalno raste ka naponu napajanja. Ovaj proces se dalje periodično ponavlja. Osnovna prednost ove realizacije ogleda se u tome što su referentni pragovi okidanja fiksni.17 a prag okidanja sada iznosi: VR1 = VCC RB RA + RB Kada napon na kondenzatoru dostigne vrijednost napona VR1 tada se na izlazu komparatora pojavi niži naponski nivo koji resetuje leč kolo i ponovo isključuje prekidače .Jednociklusni tajmeri su kola koja posle okidanja generišu impuls čije je trajanje određeno spoljašnjim RS elementima. čije je trajanje određeno sproljašnjim RS komponentama.RC . Naponi pragova okidanja određuju se iz razdjelnika napona kao: VR 2 = VCC RB + RC RA + RB + RC VR1 = VCC RC R A + RB + RC Kada je prekidač R otvoren . Prema principu rada ova kola se djele u dvije grupe: 1. Kada dostigne napon VR2 . Ubrzavanje kola iz jednog kvazistabilnog stanja u drugo može se izvesti modifikacijom kola sa slike 5. Time se zatvara prekidač R i počinje pražnjenje kondenzatora ka naponu Vr koji je jednak: VP = VCC R2 R1 + R2 Pražnjenje se završava kada se dostigne donji prag VR1 jer tada komparator K2 promjeni stanje i resetuje leč kolo.čime se i granična učestanost oscilovanja ograničava na 100KHz.7 Integrisani tajmeri Integrisani tajmeri služe za generisanje preciznih vremenskih intervala. 5. komparator K1 promjeni stanje i setuje leč kolo.17. 83 .Time se postiže skraćenje prelaznog režima pri promjeni stanja jer se ne uspostavljaju novi referentni naponi. Nedostatci kod ove realizacije se javljaju zbog parazitne kapacitivnosti kod otpornika RA.RB.Slika 5.

impulsna širinska i položajna modulacija.7. Ove vrste tajmera mogu da rade u monostabilnom i astabilnom načinu rada a tipične primjene su: prcizno generisanje impulsa i kašnjenja.Višeciklusni (brojački) tajmeri su kola kod kojih se spoljašnji kondenzator puni i prazni u toku više ciklusa generisanja vremenskog intervala. Broj punjenja i pražnjenja je određen odnosom djeljenja N binarnog brojača koji je dio integrisanog kola. Slika 5.1 Jednociklusni tajmeri Principska šema jednog tajmera prikazana na slici 5. Trajanje impulsa može se odrediti kao: ⎡ Vcc ⎤ T = RC ln ⎢ ⎥ ⎢Vcc − V p ⎥ ⎣ ⎦ 5. kao na slici 5. 5.Napon na kondenzatoru eksponencijalno raste ka naponu napajanja.2. zatvara prekidač R i time se završava generisani vremenski interval. Kada napon na kondenzatoru dostigne vrijednost: VP = VCC R2 R1 + R2 komparator mijenja stanje . otvara prekidač i počinje generisanje impulsa . Dejstvom okidnog impulsa (trigger) setuje se leč kolo.7.19. binarnog brojača i kontrolnog kola.18 Slična je prethodnoj realizaciji relaksacionog oscilatora .2 Višeciklusni tajmeri Višeciklusni tajmer predstavlja kombinaciju od tri bloka : relaksacionog oscilatora .19 84 . Slika 5.18 U stabilnom stanju prekidač R je zatvoren pa je napon na kondenzatoru jednak nuli. generisanje takta niskih učestanosti.

odnosno odbrojavanje. To je TAJMER. Elektronski davači vremena – tajmeri. za određivanje vremenskih intervala. IC 555 je čip koji se koristi u mnogim kako školskim projektima. Izgled ovog „ČIPA“ Slika 5. To su pin dva i pin tri. ali IC 555 su najčešći. PIN 3: Sa ovog pina „odlazi“ struja po završetku odbrojavanja. Ovo integralno strujno kolo se koristi za TAJMING. 555 IC ima osam pinova. da sami startuju i prekidaju akcije nakon određenog vremena. ali funkcije dva od tih osam su vrlo bitne. Bilo da povezujete ovo kolo na alarm ili tako da aktivira računar. Posle okidanja tajmerskog kola setuje se flipflop i aktivira se oscilator.Binarni brojač u šemi sa slike 5. tj. Zato je korisno poznavati princip rada ovog važnog integralnog kola. Binapni brojač broji impulse sve dok se ne dostigne unaprijed određeni broj N tada se resetuje kontrolni flipflop. i prekida generisanje impulsa. a to je najčešće 555 integralno kolo (kraće IC = integrated circuit). 555 tajmer – integralno kolo. tj. struja/napon ulazi u IC kroz pin 2. 85 . Trajanje impulsa je određeno: T0=NT=kNRC Integrisani tajmer NE-555 Danas je ovo kolo najčešće korišćeo jednociklusno tajmersko kolo koje je odavno postalo industriski standard. Može se koristiti kao monostabilno i kao astabilno kolo. Postoji dosta pouzdanih tajmera. su okosnica školskih projekata. Ovaj napon sa izlaznog pina uključuje tranzistor i dozvoljava LED diodi da svetli. plasira strujne/naponske impulse sa pina 3 (izlaznog pina).20 Uprošćeno 555 IC kolo Kolo sa slike koje sledi je uprošćena verzija 555 IC kola. Lako se da uveriti da se u realizaciji elektronskih kola ova vrsta kolo može koristiti u više različitih svrha.19 najčešće je realizovan kao niz D flipflopova MS tipa . Na svom izlazu daje niz pravougaonih impulsa čije je perioda određena spoljnim RC elementima. Kada je prekidač zatvoren. relativno jeftino i pouzdano. tajmer je ipak opšta komponenta. Mnoga strujna kola su sačinjena od tajmera. vremenskih davača. Od trenutka uključivanja prekidača do trenutka kada će zasvetleti LED dioda može proteći od 1s do 20 min. stopa. i kada završi odbrojavanje. je vrlo stabilno. tako i u uređajima za komercijalnu upotebu kao što su video rekorderi i bilo koji drugi koji mogu da se vremenski upravljaju. U stabilnom stanju relaksacioni oscilator ne radi a brojač je resetovan. PIN 2: Ovo je pin na koji dolazi struja/napon u kolo koja započinje vremensku sekvencu.

Standardno kolo podrazumeva i otpornike i kondenzatore. tj. Kao što se može primetiti na slici koja sledi. da utiče na rad i drugih komponenata. Ovo se može primeniti u mnogim školskim projektima. ili na primer zujalicu. Tako je i najlakše prepoznati da li je ovo kolo podešeno da radi u gore opisanom režimu. Na primer. postupno je prikazan tok događaja u kolu tokom rada. može da kontroliše relej pa tako da uključuje i isključuje drugo strujno kolo. ne samo LED dioda. 2-5 555 IC može da uključuje i isključuje. šta se sve odigrava u kolu kada se pritisne prekidač. pin šest i pin dva su spojeni i povezani na masu (0 volti). 555 IC VREMENSKI DAVAČ – TAJMER ASTABILNO KOLO Kada se 555 IC koristi kao astabilno kolo proizvodiće impulse sve dok je prisutan izvor energije. Ovako postavljeno kolo se može koristiti u slučaju kada je potrebno naizmenično uključivati i isključivati lampicu tj. Kolo sa prethodne slike je uprošćena verzija stvarnog 555 IC. LED diodu. 86 . tj.2-1 2-2 2-3 2-4 slika 2 Počev od slike 2-1 pa sve do 2-5.

3-1 3-2 slika 3 Na ovoj slici su prikazana tri osnovna stanja u kolu kada je povezano da bude astabilno. 87 . Zato se nekad ovo kolo i naziva oscilator. pa uključiti pa isključiti. Uključiće pa isključiti. 3-3 DETALJNIJE O IC 555 KAO ASTABILNOM KOLU. i tako neprestano. REALIZACIJA I PRIMENA Astabilno podrazumeva da 555 IC funkcioniše ponavljajući stanja na izlazu. recimo tranzistor priključen na pin tri.

4-3 Ovo je klasično astabilno kolo kojim se upravlja LED diodom. oglasiti zujalica. Kada impuls pobudi drugo kolo u njemu će se aktivirati tj. jedno je 555 IC i ono će proizvesti impuls. a drugo će registrovati taj impuls. LED dioda se uključuje i isključuje jer se sa pina tri ovog astabilnog kola generišu impulsi sve dok se ono potpuno ne odvoji od napajanja. 4-3) Takođe primer astabilnog kola. Impuls sa pina tri uključuje tranzistor koji tada omogućuje proticanje struje kroz LED diodu. zato što uključuje i isključuje LED diodu. 88 . 4-2. a rasterećuje se preko pina tri.4-1 4-2 slika 4 (4-1. Menjanjem otpornosti na promenljivom otporniku utiče se na vremenski period između impulsa na pinu tri. Kola kao ovo se često koriste da proizvedu impuls ili bilo neki drugi signal koji će pobuditi neko drugo kolo. alarm se sastoji iz dva kola. Na primeru čija šema sledi. Ovo 555 IC kolo je vrlo slično onome s početka priče i naziva se generator impulsa. Ovaj princip je prisutan u prostim alarmima. Broj uključivanja diode u minutu zavisi od podešenosti promenljivog otpornika. Setimo se. 555 IC se aktivira strujom na pinu dva. Poznato je i kao LED bljeskalica.

drugo kolo neće moći da detektuje impuls jer će veza između dva kola biti prekinuta i oglasiće se zujalica. a drugo kolo je postavljeno na vratima i ono detektuje impuls. Prvo kolo 555 IC generiše impuls i smešteno je na okviru vrata. -Jedna LED dioda. -Jedan NPN tranzistor.21 Ovakva kombinacija kola se može iskoristiti recimo na vratima. Ako se vrata otvore. -Jedan kondenzator od 47 µF. -Crna i crvena žica. Kada su zatvorena alarm je uključen. MAKETA ASTABILNOG 555 IC KOLA KOMPONENTE: slika 6 -Jedno 555 IC kolo. 89 . -Otpornik od 270Ω prikačen na kolektor NPN tranzistora. -Jedan podešavajući otpornik do 100K.Slika 5. -Dva otpornika od 1K.

Ti impulsi sa pina tri uključuju i isključuju tranzistor koji dozvoljava LED diodi da svetli (bljesne). Greške koje se tad najčešće mogu desiti su prouzrokovane netačno povezanim žicama. Podešavanjem otpornika direktno se utiče na vreme među impulsima na izlaznom pinu. 555 IC se aktivira strujom kroz pin dva. LED dioda zasvetli pa se isključi i tako u ciklusima jer ovo kolo „pulsira“ sa pina tri sve dok potpuno ne isključi napajanje. Pogledajmo kolo sa slike koja sledi. I ovako povezan tajmer se vrlo često koristi u školskim projektima.on. prizvešće samo jedan impuls. Kako funkcioniše ovako povezan tajmer: Astabilan znači da će IC 555 funkcionisati ponavljajući stanja: off – on. Poznato je kao LED bljeskalica jer dioda zasvetli. 90 . može se napraviti maketa astabilnog 555 IC tajmera. Broj zasvetljaja u minuti može se menjati podešavanjem promenljivog otpornika. neispravnim komponentama ili pogrešno priključenim pinovima. 555 IC VREMENSKI DAVAČ – TAJMER MONOSTABILNO KOLO Kada se 555 IC poveže kao MONOSTABILNO kolo. Ovo je najlakši način da se prepozna da li je 555 IC podešeno kao monastabilno. off – on…. Pinovi šest i sedam spojeni i povezani na 9V. i tako neprestano.Koristeći se komponentama nabrojanim iznad. Ovo je tipično astabilno 555 IC kolo koje upravlja radom LED diode. Zato se često može nazvati i oscilatorom. off . i tako ciklično. Monostabilno kolo se može opotrebiti da uključi ili isključi LED diodu samo jednom. a upravlja ostalim delom kola kroz pin tri. bljesne kada se uključi. a zatim se isključi.

U ovakvom monostabilnom kolu kada je prekidač pritisnut LED dioda će zasvetleti samo jednom.7-1 7-2 7-3 7-4 Kada je prekidač pritisnut struja prolazi kroz pin dva. U kolu povezanom baš kao što je na slici LED dioda bi svetlela oko osam sekundi. 7-5 slika 7 91 . Sada je omogućeno struji da protekne od 9V do 0V i LED dioda će zasvetleti. Struja tada prolazi i kroz pin tri uključujući tranzistor. Svaki put kada bi trebalo da LED dioda zasvetli prekidač mora da se pritisne.

DETALJNIJE O IC 555 KAO MONOSTABILNOM KOLU I PRIMENA Monostabilan režim podrazumeva da će kolo kada se uključi. Ako se u kolu sa prethodne slike umesto dela kola označenog isprekidanom linijom.23 Tajmer sada može da se koristi kao okidač za relej kojim se može upravljati nekim drugim kolom.22 Na slici je prikazano 555 IC kolo koje je podešeno da uključuje zujalicu kada je prekidač pritisnut. Za svaku novu vremensku sekvencu mora se prekidač ručno pritisnuti. zujalica će raditi osam sekundi. U ovom slučaju tajmer zadržava relej zatvorenim za unapred određen vremenski period dozvoljavajuči drugom kolu da radi. Slika 5. 555 IC se tada može koristiti za napajanje releja. a onda se relej otvara što prekida rad drugog kola. 92 . jednom odbrojati a zatim će stati. Slika 5. Ovo je monostabilno kolo jer uključuje samo jedanput. smesti zamenski deo kao sa slike koja sledi. Prekidač mora biti pritisnut ponovo da bi se zujalica ponovo začula.

1. daje za posledicu postojanja konstantne struje. dolaskom napona do pina dva startuje se vremenska sekvenca. lako uočavamo da je napon V NQ =0 pa kažemo da se tačka N nalazi na virtuelnoj masi jer je tačka Q uzemljena iz razloga što jedan 93 .1.a. struja u kolu i napon na kondenzatoru bi bili eksponencijalnog karaktera. Njenim završetkom u 555 IC sa pina tri se šalje signal u određeni deo sklopa. Sa slike 6.1 MILEROV INTEGRATOR Principska šema iz koje se izvode sve varijante Milerovog integratora date su na slici 6. U okviru ovih ideja razvili su se dve vrste kola poznate pod nazivima Milerovi i Butstrep integratori. Kondenzator S puni se kroz otpornik R iz naponskog izvora VBB .ČEMU SU I KOJI PINOVI NAMENJENI U KOLU 555 IC Tabela funkcija pinova: FUNKCIJA masa okidač izlaz reset kontrola referentni nivo pražnjenje Vcc 555 1 2 3 4 5 6 7 8 Pin. 6. koji okida 555 IC je pin dva. Napon na kondenzatoru menja se po linearnom zakonu. U kolu sa slike devet signal propušten sa pina tri startuje zujalicu. ali suprotnog znaka od napona na kondenzatoru. Postojanje kontrolisanog naponskog generatora čiji je napon jednak. 6.a. Druga se zasniva na primeni povratne sprege u cilju održavanja konstantne struje u RC kolu. odnosno kvalitet linearnog generisanog napona zavisi od konstantnosti struje kroz kondenzator. stopa. Drugim rečima. Kada ne bi bilo kontrolisanog naponskog generatora. Stoga su se tokom vremena razvile dve tehnike generisanja linearnog napona. GENERATORI LINEARNIH NAPONSKIH OBLIKA Jedan od prvih primera kola koji generišu napon koji je linearna funkcija vremena je bio u sistemima za elektrostatičko skretanje mlaza elektrona u katodnim cevima pa su zbog toga generatori linearnih napona dobili naziv vremenske baze. Promenljivi otpornik R1 se koristi za povećanje odnosno smanjenje vremenskog intervala ciklusa. Prva je zasnovana na konstrukciji kvalitetnih generatora konstantne struje i veoma je pogodna za integrisane generatore. ako je struja kroz kondenzator konstantna.

Tranzistor T2 počinje da provodi jer sva struja koja je tekla kroz tranzistor T1 sada ide kroz bazu tranzistora T2.2.3.2 MILEROV INTEGRATOR SA TRANZISTORIMA Realizacija Milerovog integratora sa diskretnim tranzistorima data je na slici 6.a. Posle toga kondenzator počinje da se prazni strujom kroz tranzistor T2 što je i prikazano na slici 6. U početnom trenutku zbog malog skoka napona na bazi tranzistora T2 sa VCES na VCC dolazi do istog takvog skoka na izlazu. što znači da tada T1 provodi u zasićenju. Ako tačke N i Q uzmemo za ulaze pojačavača beskonačnog pojačanja.2. pa je tranzistor T2 zakočen zbog nedovoljnog napona na bazi.iC (t) = β F i B 2 (t)= β F [I R + iC (t )] (1) Rc 94 .VCES .kraj kontrolisanog napona treba da bude uzemljen.b.b.2: Milerov integrator sa tranzistorima: (a) Šema kola. Za kolektorsku struju tranzistora T2 važi: Vcc − vi (t ) iC 2 (t) = . Slika 6. a tačku R za izlaz takvog pojačavača dobija se osnovno kolo Milerovog integratora prikazano na slici 6. (b) vremenski dijagram napona Sa slike 6.a gde je prikazana ekvivalentna šema koja odgovara procesu pražnjenja kondenzatora se vidi da se kolektorska struja tranzistora T2 sastoji iz komponente koja dolazi iz izvora za napajanje kroz otpornik RC i komponente čija struja dolazi iz kondenzatora. kondenzator S i otpornik R formiraju integrator. na kojoj vidimo da tranzistor T2.1. Slika 6. Generisanje linearnog napona na izlazu započinje dovođenjem niskog napona na bazu T1 koji dati tranzistor koči.1: Milerov integrator: (a)principska šema (b) osnovno kolo 6. dok tranzistor T1 igra ulogu prekidača koji je u stabilnom stanju zatvoren. Napon na kondenzatoru S u stabilnom stanju je bio VC ( 0 − )= VCC . i zbog toga što se trenutno ne može promeniti održava inverznu polarizaciju kolektorskog spoja tranzistora T2.

3: Ekvivalentna šema Milerovog integratora: (a) osnovna verzija. Iz kola sa prehodne slike vremenska konstanta pražnjenja kondenzatora je : τ pr = RC C (β F + 1) (3) dok napon na izlazu teži ka vrednosti: vi ( ∞)= VCC − β F I R RC koja je negativna. koristi se samo početni deo eksponencijalne funkcije. (b) uprošćena verzija Vidi se da je usled povratne sprege ekvivalentna vrednost kondenzatora povećana ( β F +1) puta. 95 . U tom slučaju izraz (6) se može razviti u red kod koga zadržavamo samo prva dva člana. sledi da je trajanje linearnog dela vremenskog dijagrama: TL = RC (8) Zapazimo da proizvod RC nije vremenska konstanta kola. Kako je početna vrednost izlaznog napona : vi (0 + ) = VCC + (V BE − VCES ) jednačina izlaznog napona je : −t (4) (5) τ pr vi (t ) = VCC − β F I R RC + (VBE − VCES + β F I R RC ) e (6) Pošto je vremenska konstanta velika. Kada na ulaz prekidačkog tranzistora T1 dovedemo visok napon tranzistor T1 provede. Iz jednačine (1) sledi: VCC − vi (t ) − βF IR (2) RC odnosno struja u kolu se može prikazati uprošćenom ekvivalentnom šemom prikazanoj na slici 6.b (β F + 1)iC (t ) = βF βF βF Slika 6.b. V − VCES + β F I R RC V (7) vi (t ) = VCC + V BE − VCES − BE t ≈ VCC − BB t RC C (β F + 1) RC odnosno izlazni napon opada po približnom linearnm zakonu što se ujedno može i videti sa vremenskog dijagrama na slici 6. Ako niski napon na ulazu prekidačkog tranzistora traje dovoljno dugo može se desiti da se kondenzator toliko isprazni da napon na kolektoru opadne do napona zasićenja VCES . Iz jedačine (7) ako je V BB = VCC . struja kroz otpornik R.3. Nakon ulaska tranzistora T2 u zasićenje napon na izlazu ostaje konstantan. ali približno predstavlja trajanje linearnog dela vremenskog dijagrama izlaznog napona. Ova pojava se naziva Milerov efekat.gde je I B = (VBB − VBE ) R . Kondenzator S se zatim dopunjava kroz otpornik RC sa vremenskom konstantom C RC . a tranzistor T2 se zakoči.2.

4.4: Milerov integrator sa operacionim pojačavačem (a) šema kola.b. Šema kola Milerovog integratora sa operacionim pojačavačem i vremenski dijagramom napona u kolu dati su na slici 6.a i 6. tako da na izlazu dobijamo periodični trougaoni napon.Drugi slučaj nastaje kad prekidački tranzistor T1 provede u toku generisanja linearnog napona.5. i jednakih amplituda pozitivnog i negativnog napona ± VM . Tada jednačina (9). što je prikazano isprekidanim linijama na grafiku slike 6. napon na izlazu linearno raste. (b) vremenski dijagram napona Jednačina koja opisuje izlazni napon u opadajućem delu glasi: V (9) vi (t ) = Vmax − M t RC gde je Vmax maksimalni napon na izlazu.b. 6. Tada se tranzistor T2 odmah koči i generisanje linearnog napona se prekida.4. . Slika 6. Kada je na ulazu pozitivan napon VM na izlazu se generiše linearno opadajući napon. a obratno ako je na ulazu negativan napon.3 MILEROV INTEGRATOR SA OPERACIONIM POJAČAVAČEM Upotrebom operacionog pojačavača karakteristika Milerovog integratora se znatno poboljšava. Na ulaz kola dovodimo povorku bipolarnih pravougaonih impulsa jedakog trajanja pozitivnih i negativnih impulsa. postaje vi (t ) = VM T VM − t 4 RC RC (10) dok jednačina za rastući deo izlaznog napona glasi: V T V vi (t − T / 2) = − M + M (t − T / 2) 4 RC RC Kolo za generisanje linearno rastućeg napona dato je na slici 6. (11) 96 .VM .2. T/2. koji se može odrediti iz uslova vi (T / 4) = 0 i iznosi Vmax = VM T /(4 RC ) .

kao i pragovi okidanja. u stabilnom stanju. Tranzistor T provodi u zasićenju.6: Astabilni Milerov integrator (a) šema kola. neinvertorskog tipa. Slika 6. -izlazni naponi komparatora moraju biti suprotnog znaka.5: Milerov integrator testerastog napona (a) šema kola. Kada se na ulaz dovede negativan napon tranzistor se zakoči a napon na izlazu počinje linearno da raste. Napon na izlazu je testerastog oblika. (b) vremenski dijagrami napona Za ispravan rad monostabilnog Milerovog integratora komparator mora da zadovolji sledeće uslove: -mora biti regenerativni komparator sa histerezisom. Ovo do sada su bila monostabilna Milerova kola. Generisanje linearnog napona završava se kada se na ulaz dovede ponovo pozitivan impuls. Astabilna Milerova kola se dobijaju iz monostabilnih kola ako se na izlaz dovede komparator čiji se izlazni napon dovodi na ulaz monostabilnog kola. je pozitivan. Učestanost oscilovanja Milerovog generatora je: 1 1 f = = T 4kRC (12) 97 .Slika 6. (b) vremenski dijagram napona Naponski signal na ulazu. Kondenzator S je prazan jer je na njemu napon VCES .

a i 6. (15) Ri 2 = Ri A +1 A +1 Slika 6.7. Vremenski interval u kojem se generiše linearni napon traje znatno kraće od vremenske konstante τ .6.4 ANALIZA TAČNOSTI MILEROVOG INTEGRATORA Pretpostavimo da je u praktičnoj realizaciji Milerovog integratora sa slike 6.b. i izlaznu otpornost Ri . Razvojem u red izraza (18) dobija se : V ⎡ t⎛ t ⎞ t ⎛ R ⎞⎤ ⎜1 + (19) vi (t ) ≅ − AVT ⎜1 − ⎟ ≅ − BB t ⎢1 − ⎟ ⎜ R ⎟⎥ τ ⎝ 2τ ⎠ RC ⎣ 2 RCA ⎝ u ⎠⎦ Da bi se smanjila greška potrebno je da pojačanje bude što veće i da ulazna otpornost bude mnogo veća od otpornosti R koja određuje nagib linearnog napona. (b) posle Tevenenove i Milerove transformacije Vremenska zavisnost ulaznog napona tokom intervala kada treba da se generiše linearni izlazni napon data je izrazom: vu (t ) = VT (1 − e τ ) gde je τ vremenska konstanta ulaznog kola: τ = C1 ( RT + Ri1 ) ≡ ACRT − t (16) (17) Izlazni napon dat je izrazom: vi (t ) ≅ − Avu (t ) = − AVT (1 − e τ ) (18) Tačka sa koje se uzima izlazni napon nije ista na šemama sa slike 6. − t 98 .b upotrebljeni neidealni pojačavač koji ima pojačanje A »1. Transformacijom ulaznog dela ekvivaletne šeme i grane sa kondenzatorom S i otpornikom R. C 2 = C (14) A R A Ri1 = i .7. ulaznu otpornost Ru . dobija se nova ekvivalentna šema prikazana na slici 6. prema Milerovoj teoremi.7: Ekvivalentne šeme Milerovog integratora: (a) osnovno kolo.6.1.7. Elementi u ekvivalentnoj šemi imaju vrednosti: RRu Ru RT = VT = V BB . Ekvivalentna šema data je na slici 6. (13) R + Ru R + Ru A +1 C1 = C ( A + 1) . Kako je izlazna otpornost mala naponi u izlaznim tačkama R i R´ se malo razlikuju.

Takav generator linearnog napona sa jediničnim pojačavačem naziva se butstrep integrator. Neposredna posledica date izmene u osnovnom kolu je dodata i dioda D koja služi za dopunjavanje kondenzatora C S opterećenjem koje je u toku generisanja linearnog napona prešlo iz kondenzatora C S u kondenzator S. Slika 6. (b) vremenski dijagram napona U stabilnom stanju napon na ulazu prekidačkog tranzistora je visok pa tranzistor T1 provodi u zasićenju.8. (b) osnovno kolo 6. odn.6. jer se kod butsterp integratora uzemljuje tačka P.9: Butstrep integrator sa tranzistorima: (a) šema kola.8: Butstrep integrator: (a) principska šema.6.b. spojna tačka kondenzatora i kontrolisanog naponskog generatora. Kako je emitor tranzistora T2 preko otpornika RE vezan na negativan napon napajanja VEE . Napon na izlazu u stabilnom stanju je malo negativan i iznosi: Vi ( 0 − )= VCES . na kojoj se vidi da tranzistor T1 služi kao prekidač za pražnjenje kondenzatora dok je drugi tranzistor T2 vezan kao emitor folover. Takođe je uočljiva još jedna izmena u odnosu na osnovnu šemu 6. Sprežni kondenzator C S je napunjen praktično na napon napajanja ili tačno na napon VCS ( 0 − )= VCC .8.9. tranzistor T2 radi u aktivnom režimu.b.8.6 BUTSTREP INTEGRATORI SA TRANZISTORIMA Najjednostavnija realizacija butstrep integratora je sa dva diskretna tranzistora i prikazana je na slici 6.a.a. Osnovna razlika je u izboru tačke uzemljenja. jer je u električnim šemama nepogodno koristiti neuzemljeni izvor za napajanje. koja se odnosi na bateriju VBB zamenjenu kondenzatorom velike kapacitivnosti C S . Principska šema Butstrep integratora data je na slici 6. S obzirom na novi položaj tačke uzemljenja pogodno je kao ulazni napon pojačavača uzeti napon na kondenzatoru a kao izlazni napon kontrolisanog generatora. čije je osnovno kolo prikazano na slici 6. Dakle pojačanje naponskog pojačavača treba da bude jednako jedinici.VBE .VD VCES + VBE 99 .5 BUTSTREP INTEGRATOR Butstrep integrator koristi istu principsku šemu iz koje se izvodi i kolo Milerovog integratora. odakle zaključujemo da je napon na kondenzatoru S mali i iznosi VCES . Slika.

dioda D provede. tako da će trajanje ulaznog impulsa . pa se napon na kondenzatoru i napon na izlazu menjaju po linearnom zakonu V − V D − VCES V vi (t ) = VCES − VBE + CC t ≅ CC t (20) RC RC Generisanje linearnog napona se završava kada se dovede visoki napon na prekidački tranzistor T1 koji počinje da provodi. struja kroz diodu i otpornik R počinje da puni kondenzator S. Stoga je neophodno da kondenzator C S ima veliki kapacitet kako bi promena napona na njemu bila što manja. 6. Početna struja kroz otpornik R i kondenzator C koja dalje ostaje konstantna. Šema takvog kola data je na slici 6. Sa obzorom da je kondenzator S napunjen. Odstupanje izlaznog napona od linearnog oblika zavisi od više uzroka: -Pojačanje emiter folovera je uvek manje od jedinice.Generisanje linearnog napona započinjemo dovođenjem niskog napona na ulaz koji koči tranzistor T1. Slika 6. Ovaj režim se izbegava za korišćenje. a struja kroz otpornik R dolazi iz sprežnog kondenzatora C S . tranzistor T2 se zakoči. Jednačina izlaznog napona glasi: V − VD − VCES V v(t ) = VCES + CC t ≅ CC t (21) RC RC 100 . tranzistor T1 za vreme pražnjenja radi u aktivnom režimu sa velikom kolektorskom strujom zbog čega je napon na bazi tranzistora T1 veći nego kada tranzistor radi u zasićenju. Po pražnjenju kondenzatora S. iznosi iR(0+)=(VCC-VD-VCES)/R . ograničava na Tmax = TL = RC . Porast napona na kondenzatoru prenosi se na izlaz ako preko sprežnog kondenzatora C S i na spoljnu tačku diode i otpornika R. Po ulasku u zasićenje prestaje porast izlaznog napona.7 BUTSTREP INTEGRATOR SA OPERACIONIM POJAČAVAČEM Bolja linearnost izlaznog napona dobija se ako se kao jedinični pojačavač upotrebi operacioni. Dioda se zbog toga zakoči na samom početku generisanja linearnog napona. izlazni napon bi mogao da postane veoma velik pa tranzistor T2 ulazi u zasićenje. a kondenzator C S počinje da se dopunjuje kroz diodu D i otpornik RE . (b) vremenski dijagram napona Razlika između tranzistorske realizacije i realizacije sa operacionom pojačavačem su minimalne. Kada napon na izlazu opadne približno za vrednost koju ima u stabilnom stanju tranzistor T2 provede i radi u aktivnom režimu Ako niski napon na ulazu zadržimo suviše dugo kod prekidačkog tranzistora. -Ulazna otpornost tranzistora T2 nije beskonačno velika (deo struje iz otpornika R ne puni kondenzator C već odlazi ka bazi tranzistora T2). prema (20). -Struja kroz otpornik nije konstantna.10. koji zbog toga mora imati malu otpornost.10: Butstrep integrator sa operacionim pojačavačem (a) šema kola.

Zbog toga je uticaj elemenata C 2 i Ri 2 zanemarljiv.11: Astabilni Butstrep integrator: (a) šema kola. Slika 6. Slika 6. dok kod butstrep integratora pojačanje A → 1. (b) Vremenski dijagram napona 6.Prikazane realizacije butstrep integratora sa tranzistorima i sa operacionim pojačavačem su okidnog (monostabilnog) tipa.8 ANALIZA TAČNOSTI BUTSTREP INTEGRATORA Neidealnost operacionog pojačavača utiče na pojavu odstupanja izlaznog napona od linearnosti. C 2 = C S A R A (23) Ri 2 = Ri Ri1 = i . Analitički izraz za grešku linearnosti može se izvesti analizom ekvivalentne šeme butstrep integratora sa neidealnim pojačavačem (slika 6.a).b). 1− A A −1 Razlike u preslikavanju elemenata u odnosu na ekvivalentnu šemu Milerovog integratora su: -razlika u znaku potiče od razlike u polaritetu kontrolisanih naponskih generatora -razlika u vrednosti pojačanja: kod Milerovog integratora pojačanje A → ∞.11. (b) Posle Milerove transformacije Elementi u ekvivalentnoj šemi imaju sledeće vrednosti: A −1 (22) C1 = C S (1 − A) .12: Ekvivalentne šeme Butstrep integratora: (a) osnovna šema. Primenom Milerove teoreme. Primer je dat na slici 6.12.12. ekvivalentna šema se može transformisati u prostiji oblik (slika 6. Na ova odstupanja dodatno utiče i zamena baterije VBB i kondenzatora C S . Kako je: (24) vi (t ) ≅ Avu (t ) = ARu iu (t ) 101 . Ukoliko želimo astabilni butstrep generator linearnog napona moramo dodati i komparator sa histerezisom koji obezbeđuje uključivanje i isključivanje prekidačkog tranzistora.

12. iu (0) = 0 . mogu se postaviti sledeće jednačine u vremenskom domenu: (25) i S (t ) = iC (t ) + iu (t ) 1 iC (t )dt = Ru iu (t ) (26) C∫ 1 1 (27) ∫ iC (t )dt = C1 ∫ iS (t )dt + Ri1iS (t ) C Da bi se ovaj sistem integralnih jednačina sveo na sistem diferencijalnih jednačina potrebno je diferencirati jednačine (26) i (27). Za ulazni deo kola sa slike 6. Y = ⎢⎜ ⎟ − N ⎥ ⎝ 2 ⎠ ⎥ ⎢⎝ 2 ⎠ ⎦ ⎣ Integracione konstante P i Q određuju se na osnovu početnih uslova za struje: V diu (0) 1 i S (0) = iC (0) = CC . da ulazna otpornost pojačavača bude mnogo veća od otpornosti R i da je sprežna kapacitivnost C S mnogo veća od kapacitivnosti S.za ispitivanje linearnosti izlaznog napona dovoljno je odrediti vremensku zavisnost struje iu (t ). 102 . Nakon toga se dobija di (t ) 1 (28) iC (t )dt = Ru u C dt di (t ) 1 1 iC (t ) = i S (t ) + Ri1 S (29) C C1 dt Sistem diferencijalnih jednačina (25). Neophodno je da vremenski interval u kojem se generiše linearni napon bude kratak.(28) i (29) može se eliminacijom promenljivih iC (t ) i i S (t ) svesti na diferencijalnu jednačinu drugog reda sa konstantnim koeficijentima: d 2 iu (t ) di (t ) + M u + Niu (t ) = 0 2 dt dt gde je: 1 1 1 1 + ( + ) CRu Ri1 C C1 1 N= CRu Ri1C1 Rešenje ove diferencijalne jednačine je oblika: iu (t ) = Pe − ( x − y ) t + Qe − ( x + y )t M = (31) (32) (30) (33) gde je: ⎤ ⎡⎛ M ⎞ ⎛M ⎞ X = ⎜ ⎟ . Za malu grešku neophodno je da pojačanje bude blizu jedinici. = i C ( 0) R dt CRu tako da se dobija: VCC P = −Q = 2CRRu y 2 2 1 2 (34) (35) (36) Zamenom vrednosti P i Q iz (36) u (33) iz (24) se dobija : AVCC −( x − y ) t vi (t ) = e − e −( x + y )t 2 RCy Razvojem eksponencijalnih članova u red i zadržavajući samo prva tri člana dobija se: ⎡ V R C ⎞⎤ t ⎛ ⎟⎥ ⎜1 − A + + vi (t ) = A CC t ⎢1 − Ru C S ⎟⎦ RC ⎣ 2 RC ⎜ ⎠ ⎝ [ ] (37) (38) Drugi član u zagradi predstavlja odstupanje izlaznog napona od linearnog oblika.b.

dok strujni izvor koji daje struju I 2 > I 1 može biti uključen ili isključen.9 GENERISANJE LINEARNOG NAPONA POMOĆU STRUJNOG IZVORA (39) Sa razvojem tehnike integrisanih kola. odnosno učestanost oscilacija kod astabilnih kola. Slika 6.13 103 . Kada je strujni izvor I 2 isključen. Korišćenjem kontrolisanih strujnih generatora moguće je na jednostavan način menjati trajanje linearnog napona na izlazu. Tada Šmitovo kolo ponovo promeni stanje čime se strujni izvor I 2 isključuje i kondenzator ponovo počinje da se puni.14. Sa takvim strujnim izvorima mogu se realizovati kola za generisanje linearnog napona. Oblici napona na kondenzatoru i na izlazu Šmitovog kola dati su na slici 6. Kada Šmitovo kolo promeni stanje. uključuje se strujni izvor I 2 koji prazni kondenzator S konstantnom strujom I 2 . čiji je kvalitet isti ili bolji od odgovarajućih kola Milerovog ili butstrep integratora sa operacionim pojačavačem. kondenzator S se puni konstantnom strujom I 1 do maksimalnog napona VT 2 koji predstavlja gornji prag okidanja Šmitovog kola.I 1 do minimalnog napona VT 1 koji predstavlja donji prag okidanja Šmitovog kola.13. Slika 6. pojavili su se vrlo kvalitetni izvori konstantne struje sa većim brojem tranzistora. Osnovno kolo generatora trougaonog napona realizovanog punjenjem i pražnjenjem kondenzatora pomoću izvora konstantne struje prikazano je na slici 6.14: Vremenski oblik napona u kolu sa slike 6.13: Principska šema oscilatora trougaonog napona U kolu sa slike 6.TL max = RC 6.13 strujni izvor koji daje struju I 1 je stalno uključen.

multiplekser. Sinteza počinje formalnim opisom željenih funkcija mreže. •Modifikacija algebarskog opisa mreže kako bi se ista funkcija realizovala korišćenjem različitih familija logičkih kola. kao što su vreme propagacije kroz kolo. na primer: dekoder. Za formalan opis logičkih mreža postoji više načina. kombinacione i sekvencijalne. KOMBINACIONE MREŽE Digitalne logičke mreže se mogu klasifikovati u dve grupe. gde se moraju uzeti u obzir realne karakteristike logičkih kola. uključujući i izlaz same mreže. Za svaku od kombinacija potrebno je definisati izlaze svih logičkih kola u mreži. obuhvata predstavljanje mreže kombinacionim tabelama ili logičkim jednačinama. •Korišćenje algebarskog opisa mreže u analizi složenog digitalnog sistema gde je posmatrana mreža samo deo sistema. Pojedini tipovi mreža su dobili naziv prema funkciji koju obavljaju. 7. margine šuma. ali izlazni signal sa bilo kog kola se ne sme dovoditi na ulaz mreže. Za kolo sa slike kombinaciona tabela je: 104 . Izlazni signal kombinacionih logičkih mreža zavisi samo od tekućih vrednosti ulaznih signala (Elektromagnet brave je aktiviran samo za vreme dok je taster u bilo kom stanu pritisnut). kako ne bi uticao na ulaz istog tog kola. a zatim se pogodnim metodama formira logička šema. Projekat mreže je dalja nadgradnja sinteze mreže. na osnovu logičkih šema. Kombinaciona tabela za mrežu od n ulaza sadržaće 2n ulaznih kombinacija. Na osnovu ovog opisa moguće su sledeće operacije: •Analiza ponašanja mreže za različite kombinacije ulaznih signala. Izlazi sekvencijalne logičke mreže zavise i od prethodne sekvence ulaznih signala.Vreme punjenja kondenzator je: (V − VT 1 )C T1 = T 2 I1 dok je vreme pražnjenja: (V − VT 1 )C T2 = T 2 I 2 − I1 Učestanost oscilovanja je: ⎛ I1 I ⎞ ⎜1 − 1 ⎟ f = ⎜ I ⎟ (VT 2 − VT 1 )C ⎝ 2 ⎠ (40) (41) (42) 7. Analiza kombinacionih mreža.1 ANALIZA KOMBINACIONIH MREŽA Osnovni cilj analize kombinacionih mreža je dobijanje formalnog opisa logičke funkcije mreže. vreme usponske i opadajuće ivice signala. Trivijalan način je formiranje kombinacione tabele. generator parnosti. koder. faktor grananja i slično.(Brava će se otvoriti samo ako je otkucana ispravna šifra). Kombinacione mreže mogu da sadrže proizvoljan broj logičkih kola.

2 SINTEZA KOMBINACIONIH MREŽA Prilikom projektovanja digitalnih uređaja potrebno je sintetizovati kombinacionu mrežu koja će da obavlja neku zadatu prekidačku funkciju. moguće je modifikovati funkciju kako bi sintetizovana mreža bila minimizovana. Izlazi prethodnih logičkih kola postaju ulazne promenljive za naredno. ili da bi se mreža realizovala željenom familijom logičkih kola. Naprimer: "Potrebno je da se sintetizuje troulazna kombinaciona mreža koja će da generiše logičku jedinicu kada kombinacija ulaznih promenljivih koduje neparan broj". počevši od ulaznih promenljivih. broj logičkih kola može biti veoma veliki tako da navedena metoda formiranja kombinacionih tabela postaje spora. A1. Kada je izvedena logička funkcija zadate mreže. na osnovu tabele. izvršila minimizacija mreže. Analiza mreže prikazane na slici može se obaviti na taj način što se. Izlazna funkcija složenije mreže. ili da bi se koristila druga familija logičkih kola. Ako su ulazne promenljive A2. Često je problem koji treba rešiti zadat opisno. prikazane na slici se opisanom metodom dobija u obliku: F = (X ⋅Y + X ⋅Y ) ⋅ Z + X ⋅ Z i može se transformisati u druge oblike. i A0. na osnovu opisa funkcije mreže može se direktno napisati logička funkcija koju mreža treba da obavlja: F = A2 ⋅ A1 ⋅ A0 + A2 ⋅ A1 ⋅ A0 + A2 ⋅ A1 ⋅ A0 + A2 ⋅ A1 ⋅ A0 Mreža koja obavlja dobijenu funkciju prikazana je na slici: Ista funkcija bi se dobila i da je ispisana kombinaciona tabela za sve kombinacije ulaznih promenljivih.Sa I1 do I5 označeni su izlazi odgovarajućih logičkih kola. 105 . kako bi se smanjilo kašnjenje kroz mrežu. na izlazu svakog logičkog kola napišu algebarski logički izrazi. 7. Za datu mrežu važi: F = X ⋅Y + X ⋅Y U mrežama sa većim brojem ulaza. formiran zbir proizvoda koji koduju neparne vrednosti. broj ulaznih kombinacija eksponencijalno raste. pa zatim.

mreže sa prethodnih slika mogu se crtati na način prikazan na slici a.. čija je funkcija data jednačinom. obavlja funkciju logičkog sabiranja za komplemente tih istih ulaznih promenljivih. odnosno b. ako je Z = A + B onda je Z = A + B = A ⋅ B . Iz pravila prekidačke algebre. i primenjujući De-Morganovu teoremu. dobija se: F = (X + Y + Z) + (X + Y + Z) + (X + Z) Odnosno F = (X + Y + Z) + (X + Y + Z) + (X + Z) a mreža koja obavlja funkciju datu ovim izrazom prikazana je na slici. odnosno iz De-Morganove teoreme. Primenom De-Morganove teoreme može da se napiše: F = (X ⋅Y ⋅ Z) ⋅ (X ⋅Y ⋅ Z) ⋅ (X ⋅ Z) Iz jednačine se vidi da se analizirana mreža može realizovati korišćenjem samo NI kola i invertora. obavlja funkciju logičkog množenja za komplemente ulaznih promenljivih. odnosno. Polazeći od prethodne jednačine. tada se skup standardnih simbola logičkih kola proširuje tako 106 . sledi: ako je Z = A ⋅ B onda je Z = A ⋅ B = A + B . koje obavlja funkciju logičkog množenja za ulazne promenljive. ili samo NILI logičkih kola. može se realizovati korišćenjem samo NI. kolo koje obavlja funkciju logičkog sabiranja.Kombinaciona mreža prikazana na slici. a. Ako se to pravilo proširi i na ulazne priključke logičkih kola. Takođe. Usvojeno je da se kružićem na izlazu simbola kola obeležava funkcija invertovanja. kako je to pokazano na slici: Ista funkcija može da se realizuje korišćenjem samo NILI logičkih kola i invertora.3 STANDARDI I PREPORUKE ZA IZRADU DOKUMENTACIJE Da bi preglednost nacrtanih logičkih mreža bila veća. b. respektivno. Iz navedenih relacija se vidi da logičko kolo. 7. s tim da kružić na ulazu označava da su na ulazu kola aktivni komplementi ulaznih promenljivih.

U složenijim mrežama.da svako od kola može u šemi kombinacione mreže da se predstavi logičkom funkcijom koju obavlja. Mreža generiše i signal NDU. Minimizacija se može obavljati algebarski. odnosno Active Low Level (aktivan nizak nivo). programskim metodama za minimizaciju. ako je uključeno napajanje od 5V (N5V.H=l). Na primer /START označava da je START signal aktivan kao logička nula. ako je uključeno napajanje od 12V (N12V. zadavanjem starta će se generisati signal GREŠKA. UK (uključeno). ali je uobičajeno da se logičke promenljive označavaju velikim latiničnim slovima. dok bi ime signala bez kose crte označavalo signal sa aktivnom jedinicom. vodeći računa o aktivnom nivou ulaznih signala. Od grafičkih metoda najčešće se koristi minimizacija pomoću Karnoovih mapa. STOP. ISK (isključeno) i slično. 107 . U protivnom. Oznaka na kom je logičkom nivou signal aktivan nije standardizovana. Signal zapisa biće aktivan (ZAPIS. odnosno N(nizak) umesto L. kao i u sistemima gde postoji i tekstualni opis mreže. neophodno je nazivu signala pridružiti oznaku koja definiše da li je signal aktivan kao logička "0" ili "l".H START(H) START+ Za aktivnu nulu: /START START* START. Na slici je pokazan primer kombinacione logičke mreže sa pravilno označenim ulaznim i izlaznim signalima. ili skupom slova i brojeva. 7.L.L=0). U literaturi se najčešće susreću sledeće oznake: Za aktivnu jedinicu: START START. čiji nizak nivo označava da je napajanje disk jedinice uključeno. Pogodno je da nazivi signala imaju mnemoničko značenje. Primer predstavlja mrežu za zadavanje zapisa na disku računara. U literaturi na našem jeziku susreću se sve navedene oznake. a često i sufiks V(visok) umesto H. odnosno.H=1).L=O.H=l) i ako je zadat start zapisa (START. Prošireni skup simbola logičkih kola prikazan je na slici: Oznake ulaznih i izlaznih signala nisu standardizovane. grafički i računarskim.L START(L) STARTOznake sufiksa H i L potiču od engleskog opisa signala: Active High Level (aktivan visok nivo).4 MINIMIZACIJA KOMBINACIONIH MREŽA Minimizacija logičkih funkcija se obavlja u cilju smanjenja broja logičkih kola u mrežama kojima se date logičke funkcije realizuju. ako je selektovan disk (SEL. na primer: START.L=0). tablično.

zajedno sa konturama koje obuhvataju označene jedinice. sada predstavljaju članove minimalne funkcije. Zabranjena stanja i stanja bez značaja imaju isti tretman prilikom minimizacije kombinacionih mreža. Ponekad je potrebno sintetizovati kombinacionu mrežu u kojoj se određene kombinacije ulaznih logičkih promenljivih nikad ne mogu pojaviti. da za određene kombinacije ulaznih promenljivih. Kada se minimizira funkcija koja sadrži zabranjena stanja ili stanja bez značaja (označena sa X) treba se pridržavati sledećih pravila: • Dozvoljeno je obuhvatanje X polja konturama koje sadrže jedinice (u cilju formiranja što veće konture). • Ako je nakon upisivanja kontura koje obuhvataju označene jedinice preostalo logičkih jedinica koje nisu obuhvaćene ni jednom konturom. • Nije neophodno da sva X polja budu obuhvaćena konturama. a imaju veću potrošnju električne energije. odnosno za svako pojedinačno kolo. odnosno stanja bez značaja. docrtati samo konture koje obuhvataju preostale jedinice. • Nije potrebno da se obrazuju konture koje sadrže samo X polja. Uglavnom važi pravilo: Bira se najsporija familija koja zadovoljava zahtevanu brzinu rada. što je pokazano zvezdicom • Ucrtati samo one konture koje obuhvataju označene jedinice.6 FAKTOR GRANANJA Izlazni faktor grananja je dat u katalogu od strane proizvođača. Izražava se kao broj koji označava koliko se ulaza kola iste familije može priključiti na posmatrani izlaz. U slučajevima gde je primami zahtev mala potrošnja električne energije (baterijski napajani uređaji) kola CMOS familije su bez premca. pristupa se sintezi mreže. U slučaju da ne zadovoljava. Izbor familije logičkih kola uslovljen je u prvom redu zahtevanom brzinom rada mreže. imaju niske margine šuma. potrošnjom električne energije i cenom. Karakteristike koje imaju najveći uticaj na ispravan i pouzdan rad logičke mreže su: • Familija logičkih kola • Ulazno opterećenje • Izlazni faktor grananja • Vreme propagacije uzlazne i silazne ivice signala • Margine šuma logičke nule i jedinice. 7. Kada je definisana familija logičkih kola. odnosno malim vremenom propagacije signala. odnosno. Time će u najvećem broju slučajeva biti zadovoljen kriterijum margine šuma i cene. što je ovde slučaj. Ukoliko su sve logičke jedinice obuhvaćene konturama.Ispravan način na koji treba formirati konture u Karnoovim mapama da bi se dobila minimalna funkcija je sledeći: • Formirati sve konture za datu funkciju. Konturama moraju biti obuhvaćene sve jedinice. ECL kola. Ulazno opterećenje je. neophodno je izvršiti modifikaciju mreže. nije od značaja logička vrednost izlaza mreže. Ove kombinacije ulaznih promenljivih nazivaju se zabranjena stanja. Ucrtane konture.5 PROJEKTOVANJE REALNIH KOMBINACIONIH MREŽA Za praktičnu realizaciju kombinacionih mreža neophodno je koristiti realne karakteristike logičkih kola kako bi realizovana mreža pouzdano generisala zadatu funkciju. Brža kola su skuplja. 7. za 108 . Nakon sinteze neophodno je izvršiti proveru da li mreža zadovoljava uslove faktora grananja definisanog za datu familiju. • Konturama ne sme biti obuhvaćena ni jedna nula. koja se odlikuju velikom brzinom rada. kako je to pokazano na slici • Na Karnoovoj mapi označiti one logičke jedinice koje su obuhvaćene samo jednom konturom. samo ove konture predstavljaju članove minimalne funkcije. zatim otpornošću na smetnje. tako da su potrebne specijalne mere oklapanja i zaštite kada se koriste u sredinama gde su moguće električne ili elektromagnetne smetnje.

iz kataloga kola čiji se izlaz koristi. a ulazno opterećenje 1. kako je to prikazano na slici: Izlazna funkcija je ostala nepromenjena. ukupno kašnjenje kroz deo mreže povećalo. Ponekad se ulazno opterećenje logičkog kola naziva ulazni faktor grananja. se za rasterećenje kola 1 koriste tri. tako da prilikom provere opterećenosti kola o ovome treba voditi računa. međutim. zaključuje da je kolo 1 preopterećeno. je jednako kašnjenju kroz 3 logička kola. ova modifikacija može da unese nepravilnosti u vremenski odziv mreže. brojanjem priključenih kola na izlaz kola 1. za kompleksnija integrisana kola ulazno opterećenje može biti i različito od 1. neophodno je modifikovati mrežu tako da ni jedno kolo ne bude preopterećeno. umesto dva invertora i korigovana mreža je prikazana na slici: 109 . Za sva kola priključena na posmatrani izlaz potrebno je ustanoviti maksimalne ulazne struje za visoki i niski nivo. Ukupan zbir jediničnih ulaznih opterećenja priključenih na izlaz bilo kog logičkog kola mora da bude manji ili jednak izlaznom faktoru grananja tog kola. Ukoliko to nije slučaj. Ovo se može postići dodavanjem dva invertora. potrebno je. zbog konačnog vremena propagacije kroz invertore 1a i lb.standardna kola posmatrane familije. Ukoliko makar jedan od navedenih uslova nije zadovoljen. pravilno projektovanje mreže u pogledu opterećenosti logičkih kola je složenije. IIH i IIL respektivno. Ako je naponski nivo logičke nule i logičke jedinice isti za kola iz različitih familija koja se sprežu. ali se. nakon pojave signala TAKT. sa slike se. Različito kašnjenje izlaznog signala za različite kombinacije vrednosti ulaznih promenljivih u istoj mreži. može da izazove nepravilnosti u radu uređaja u kome se mreža koristi. U ovom slučaju treba voditi računa da se ne ugrozi vremenski odziv mreže. dok je za ostale kombinacije ulaznih promenljivih kašnjenje veće i jednako je zbiru kašnjenja 5 logičkih kola. ustanoviti maksimalnu izlaznu struju za visoki izlazni nivo (IOH) i maksimalnu izlaznu struju za nizak izlazni nivo (IOL). Primer mreže koja ne zadovoljava kriterijume faktora grananja prikazan je na slici: Ako primenjena logička kola imaju izlazni faktor grananja 4. a da izlazna funkcija kola ostane nepromenjena. Neophodno je modifikovati mrežu tako da ni jedno kolo ne bude opterećeno sa više od 4 ulaza. fan in. najčešće 1. Iz tih razloga. potrebno je modifikovati mrežu dodavanjem invertora ili rasteretnih stepena (bafera). Ispravno projektovana mreža mora da zadovolji uslove: I OH ≥ ∑ I IH i i =1 n I OL ≥ ∑ I ILi i =1 n gde je n ukupan broj kola priključen na posmatrani izlaz.L. faktor grananja za sva kola u mreži je zadovoljen. Zbog konačnog vremena propagacije kroz logička kola. što nije redak slučaj. U slučaju da se u istoj mreži koriste logička kola raznih familija. Za kombinacije ulaznih promenljivih ABC i ABC ukupno kašnjenje kroz mrežu.

odnosno minimalno kašnjenje ulaznih i izlaznih signala. Za svaku familiju logičkih kola u katalogu je naznačeno tipično vreme propagacije .slika A U mreži sa slike signal TAKT.U bilo kom trenutku intervala C – D L može da promeni stanje iz "1" u "0".U intervalu D – E L je u stanju "0". .U vremenskom intervalu A – B signal L je u stanju logičke "0". . prikazan je vremenski dijagram mreže sa slike A.tdmin (uobičajeno je da se ova vremena navode odvojeno za usponsku ivicu signala tLH . Vremenski dijagram ilustruje ponašanje logičkih signala u funkciji vremena i ujedno definiše zahteve za maksimalno.L.U vremenskom intervalu B – C signal L je u stanju logičke "1". odnosno za silaznu ivicu signala tHL). . definiše sledeće: . Pridržavajući se navedenih pravila. Vremena tmax i tmin se određuju iz uslova da za vreme aktivnog stanja sinhronizacionog signala TAKT.U intervalu E – F L može (ne mora) da promeni logičko stanje. 7. na slici a.7 VREMENSKI ODZIV KOMBINACIONIH MREŽA Da bi realizovana kombinaciona mreža ispravno funkcionisala. Na slici je prikazan uobičajeni način crtanja vremenskog dijagrama nekog logičkog signala L.td. minimalno tdmin i maksimalno vreme propagacije .U intervalu F – G L može biti "0" ili "1" (ne sme da se menja). slika a. neophodno je uzeti u obzir i vremenski trenutak kada se promena logičkih nivoa događa.Najkasnije u trenutku H L mora da zauzme stanje "1". . . Ovakav način prikazivanja signala. prikazan je vremenski dijagram za istu mrežu na kome su uzeta u obzir vremena propagacije i tolerancije vremena propagacije za familiju upotrebljenih logičkih kola.L propagira do izlaza mreže kroz jednak broj logičkih kola nezavisno od kombinacije vrednosti ulaznih promenljivih. Na prikazanom dijagramu su zanemarena kašnjenja kroz logička kola. koji se susreće u katalozima digitalnih komponenti. . . na kolima na kojima se obavlja 110 .U intervalu G – H L može da menja stanje. Na slici b. slika b. a takođe da bi projektovana mreža mogla da se koristi kao sastavni deo nekog složenijeg digitalnog uređaja.

L Minimalno vreme kašnjenja izlaznog signala F u odnosu na aktivnu ivicu taktnog signala (tkmin) zavisi od broja logičkih kola u lancu kroz koji taktni signal propagira. Na vremenskom dijagramu na slici b. odnosno: tmax=tmin=2td Uslov dat ovom jednačinom bio bi ispravan u slučaju da sva logička kola imaju identično vreme propagacije td. Da bi mreža ispravno funkcionisala. B i C prolaze kroz po jedan invertor. Na dijagramu je prikazano da izlazni signal može da dobije vrednost "1" najranije nakon vremena tkmin. u ovom slučaju na signal TAKT. 7. Na osnovu ovog razmatranja prethodna jednačina postaje: tmax=3 tdmin. referiše u odnosu na taktni signal. dok ulazne promenijive A.L na putu do logičkih kola 5 do 9 prolazi kroz tri invertora (1-la-lb. Ovakav kratkotrajni impuls. Za vreme tmax najnepovoljniji slučaj je da invertori 1. a invertori 2.8 MOGUĆE GREŠKE IZAZVANE KAŠNJENJEM LOGIČKIH KOLA Usled konačnog vremena propagacije kroz logička kola izlazni signal iz kombinacione mreže može. ako se poštuje vremenski dijagram mogućnost pojave gliča eliminisana. da će sigurno dobiti vrednost "1" nakon vremena tFH i da će sigurno zadržati vrednost "1" do isteka vremena tFizl. po pravilu. tako da je vreme propagacije 3td . Za pouzdano fankcionisanje mreže potrebno je posmatrati najnepovoljniji slučaj u pogledu tolerancija vremena propagacije. 111 . tako da vreme propagacije do ulaza u kola za formiranje proizvoda iznosi td. Ovo je logično s obzirom na toleranciju vremena propagacije kroz logička kola. da ne odgovara funkciji koja je dobijena analizom ili sintezom mreže gde kašnjenje kroz kola nije uzimano u obzir. Na izlazu mreže može da se pojavi kratkotrajni impuls u vreme kada sa očekuje da je logički nivo stabilan.tdmax tmin=3 tdmax. 3 i 4 maksimalno. ovaj interval je označen sa tFizl. Istim rezonovanjem određuje se i minimalno vreme koje treba da protekne od trenutka kada takt postane neaktivan do trenutka kada ulazne promenljive mogu da promene vrednost. koji u stvari predstavlja smetnju je nazvan glitch (glič). Signal TAKT. od vremena propagacije kroz logička kola i od tolerancije vremena propagacije. odnosno. Kada se digitalna mreža koristi u sklopu složenog digitalnog sistema. 1b i 1c imaju minimalno vreme propagacije.L imaju maksimalno vreme propagacije. Ako se izlazni signal mreže sa slike A koristi kao ulazni signal za neku drugu mrežu. a invertori koji komplementiraju ulazne promenljive minimalno. u kratkim vremenskim intervalima. 3 ili 4 respektivno. neophodno je da se definiše u kom vremenskom intervalu izlazna promenljiva mreže pouzdano predstavlja zadatu funkciju koju mreža treba da obavlja. gde je teško izvršiti analizu u pogledu mogućnosti pojave gliča. 2. Najnepovoljniji slučaj za vreme tmin je da invertori kroz koje propagira signal TAKT. 1-la-lc). la.tdmin Relacije definišu uslove za vremenski položaj ulaznih promenljivih u odnosu na taktni signal. Sa vremenskog dijagrama se vidi da izlazni signal mreže nema definisanu vrednost u vremenskim intervalima tkmin do tFH i tFL do tkmax. Vremensko kašnjenje izlaznog signala se.formiranje logičkih proizvoda (logička kola 5 do 9) ne sme da dođe do promene logičkih promenljivih. Za složene mreže. Na slici je dat primer mreže gde je. najčešće se uvodi sinhronizacioni signal koji zabranjuje pojavu izlaznog signala dok se sva prelazna stanja u mreži ne završe. neophodno je voditi računa o intervalu vremena u kome je izlazni signal posmatrane mreže važeći. očigledno je da maksimalno vreme kašnjenja ulaznih promenljivih u odnosu na silaznu ivicu takta može da iznosi 2 td.

a može nedopustivo da uspori rad mreže.H se generiše najranije nakon vremena ts od trenutka kada su sve ulazne promenijive zauzele stabilnu vrednost. što bi i bio slučaj da je vreme propagacije kroz logička kola zanemarljivo. glič na izlazu može da se pojavi kao lažna nula. lažna jedinica ili kao višestruka promena nivoa. Fs je važeći samo za vreme sinhronizacionog signala. neophodno je izvršiti analizu mreže na mogućnost pojave gliča.. Ukoliko se pokaže da postoji mogućnost pojave gliča. pošto su logički proizvodi nezavisni. Međutim postoji interval vremena u kome su oba logička proizvoda (AB i BC ) logička nula. Kombinaciona mreža treba da bude projektovana tako da. Izlazna funkcija mreže je data izrazom: F = AB + BC Ako je A=C=1. Sinhronizacija zahteva veći broj logičkih kola. Ako mogućnost pojave gliča nije analizirana.Edited by Foxit Reader Copyright(C) by Foxit Software Company. samo jedna promenljiva menja vrednost. makar za najnepovoljnije tolerancije kašnjenja kroz logička kola. Ovo je prikazano na slici b. Sa slike a. izlazna funkcija F treba da ima vrednost 1. u određenom vremenskom trenutku. mogućnost pojavljivanja lažne nule se može ustanoviti pomoću Karnoovih mapa. ako na ulazu mreže. Za kombinacione mreže koje su sintetizovane kao zbir logičkih proizvoda. zbog kašnjenja kroz kola. Sinhronizacioni signal SINH. Izlaz mreže. na izlazu mreže ne sme da postoji mogućnost pojave gliča. tako da će se na izlazu pojaviti glič. Za mrežu sa prethodne slike Karnoova mapa je prikazana na sledećoj slici. Da bi se izbegla sinhronizacija. drugi postane jedinica. a modifikovana mreža. odnosno lažna nula. Kao primer pojave lažne nule može da posluži mreža prikazana na slici. u kojoj nema mogućnosti generisanja lažne nule. može da se dogodi da jedan od proizvoda postane nula pre nego što. te u mreži postoji mogućnost pojave lažne nule. se vidi da su konture koje predstavljaju logičke proizvode razdvojene i da ne postoji kontura koja bi zahvatala oba proizvoda. Iz mape sa slike se direktno zaključuje da. bez obzira na vrednost ulazne promenijive B.2005-2006 For Evaluation Only. Modifikacija mreže u cilju sprečavanja generisanja lažne nule obavija se dodavanjem konture koja će da sadrži zajednička polja sa već postojećim konturama u Karnoovoj mapi. mrežu treba modifikovati. na slici: 112 .

u slučaju kada je A=C=D=0. Deo mreže koji obrazuju kola 3. tada je F=0 bez obzira na vreme propagacije kroz logička kola. Mogućnost višestruke promene izlaznog nivoa mreže. Kombinacione mreže realizovane kao suma logičkih proizvoda (korišćenjem I .NILI kola). Sa slike se vidi da deo mreže koji čine kola 1. postoji ako se u mreži koriste logička kola sa različitim vremenom propagacije (kola različitih familija). odnosno NILI . potrebno je da je A=0 i C=0. koji je u stacionarnom režimu rada jednak signalu B. ima izlaz F=0. Ako se kašnjenje kroz kola uzme u obzir. generiše višestruku promenu izlaznog signala kada B promeni nivo od 0 na 1. na izlazu kola će se javiti lažna jedinica.2005-2006 For Evaluation Only. čime je generisanje lažne nule eliminisano. formirane kao proizvod logičkih suma (korišćenjem ILI . Mreža. Lažna jedinica može da se pojavi na izlazu kombinacionih mreža realizovanih kao proizvod logičkih suma. Da bi ovaj izraz imao vrednost logičke nule bez obzira na stanje promenljive B. u slučaju da je kašnjenje kroz korišćena logička kola zanemarljivo. 8. Ulazni signal B je rasterećen invertorima 1 i 2.NI kola) nemaju mogućnost generisanja lažne jedinice. odnosno NI . izvršeno na nepravilan način. prikazan je 113 . Na slici je prikazan primer mreže koja. a ukupno vreme propagacije kroz mrežu nije povećano. prikazana na slici: čiji je algebarski izraz: F = ( A + B) ⋅ ( B + C ) za A=C=0. zbog nepravilnog načina rasterećenja signala B. Za vreme dok je A=C=1 obezbeđeno je da je F=1 bez obzira na promenljivu B. ili je rasterećenje ulaznih promenljivih (zbog faktora grananja). 6 i 7 predstavlja mrežu u kojoj nije eliminisana mogućnost generisanja lažne jedinice. bez obzira na vrednost promenljive B.I. 9 i 10 predstavlja standardno "isključivo ILI" kolo. Ako je ovaj uslov ispunjen. nakon promene logičkog nivoa samo jedne ulazne promenljive.ILI. Na slici b.Edited by Foxit Reader Copyright(C) by Foxit Software Company. gde je zanemareno kašnjenje kroz izlazno I kolo. kako je to pokazano na vremenskom dijagramu na slici b. nemaju mogućnost generisanja lažne nule. 4. Mreže. tako da se na izlazu invertora 2 generiše zakašnjeni signal Bz. Ovo se lako može zaključiti posmatranjem funkcije: F = AB + BC . 5.

EA do ED moraju biti generisani u različitim vremenskim intervalima. Baferi na slici (c) i (d) predstavljaju neinvertujući pojačavač. Simbol (a) na slici predstavlja neinvertujući trostatički bafer. umesto signala B. Magistrala je jedna ili više linija preko kojih se prenosi informacija u okviru digitalnog sistema.vremenski dijagram mreže.10 MAGISTRALE DIGITALNIH SIGNALA Trostatički baferi su našli vrlo veliku primenu u savremenim digitalnim sistemima. Izlazni signal F. naročito u računarskim sistemima.9 TROSTATIČKI BAFERI Izlazni signal trostatičkih kola može biti logička nula. NILI. takva kola se nazivaju trostatički baferi ili trostatički drajveri. dva puta menja nivo pre nego što dostigne stacionarnu vrednost logičke jedinice. ili FD prosleđuju logičkoj mreži L preko zajedničke linije. Priključivanje podsistema na magistralu prikazano je na slici. • Modifikovati sve delove mreže tako da nemaju mogućnost generisanja lažne nule ili lažne jedinice. Ukoliko trostatički invertori. signali FA. invertori i neinvertujući pojačavači. 7. • Obezbediti da sve ulazne promenljive mreže menjaju vrednost u istom vremenskom trenutku. U navedenom primeru mogućnost višestruke promene izlaznog signala se može izbeći na dva načina: modifikacijom dela mreže u cilju onemogućivanja lažne jedinice. 7. FC. odnosno invertor. dok su za E=0 u stanji visoke impedanse. Ovo poslednje bi se postiglo time što bi se na ulazu kola 5. FB. koristio signal Bz. nakon prelaska signala B sa nivoa 0 na 1. upis i čitanje u računarskom sistemu ne može da se obavlja u isto vreme. odnosno u stanju visoke impedanse kada je signal dozvole E=1. Na slici je prikazan digitalni sistem u kome se sa logičkih mreža A. Pošto u principu. za E=1 predstavlja neinvertujući pojačavač. Trostatička kola mogu biti logička I. Generalna pravila za projektovanje kombinacionih mreža koje nemaju mogućnost višestruke promene izlaznog nivoa su: • Bez posebne analize nije dozvoljeno u kombinacionoj mreži koristiti kola sa različitim vremenom propagacije. kao ne bi došlo do "sudara" na zajedničkoj izlaznoj liniji. aktivan za E=0. ILI. bilo bi neracionalno da se koriste odvojeni spojni putevi. Na slici su prikazani standardni simboli za trostatičke bafere: Signal koji prebacuje kolo u stanje visoke impedanse naziva se signal dozvole ili signal aktiviranja i najčešće se obeležava slovom E (enable). Bafer (a). ili korišćenjem vremenski identičnog ulaznog signala B na svim ulaznim priključcima mreže. dok simbol (b) predstavlja invertujući bafer. C ili D. dok bafer (b) za E=1 predstavlja invertor. NI. B. ili izlaz može biti u stanju visoke impedanse. Signali "dozvole". 114 . logička jedinica. Oba ova bafera su aktivna kada je signal dozvole E=1. odnosno neinvertujući pojačavači imaju povećan izlazni faktor grananja u odnosu na standardna kola date familije.

a aktivira najbrži. Na dijagramu vreme tm predstavlja mrtvo vreme. a da pri tome ne dolazi do "sudara" na liniji. neophodno je podeliti magistralu na sekcije. a da zadržava vrednost ako se ne menja smer.H treba da postane 0 pre nego što signal EB postane 1.H bi trebalo da unapred. U takvim sistemima uređaji priključeni na različite sekcije takođe treba da razmenjuju informacije u oba smera. ne postoji vreme kada su oba bafera aktivna. priključenog na istu liniju. signal SMERA. Na slici je prikazano kako bi trebalo da izgleda vremenski dijagram za digitalni sistem sa prethodne slike za slučaj kada bi podsistemi slali informacije na magistralu redosledom: A-N-B-A-M. Za vreme dok je aktivan bilo koji iz skupa A do N izlaznih bafera. Pošto vreme propagacije signala dozvole. menja vrednost prilikom svake promene smera slanja signala između sekcija magistrale.H nije jednostavno generisati. Trostatički baferi su najčešće projektovani tako da je prelazak u stanje visoke impedanse brži od prelaska iz stanja visoke impedanse u aktivno stanje. odnosno vreme aktiviranja i deaktiviranja bafera ima određene tolerancije. U slučaju da je broj uređaja koje treba priključiti na magistralu takav da se premašuje izlazni faktor grananja. Signal SMERA. Signali dozvole treba da su generisani tako da se nikad ne može dogoditi jednovremeno aktiviranje više od jednog izlaznog bafera na magistrali. Kada je na sekciji b aktivan izlazni bafer treba da je SMERA. Trostatički baferi su korišćeni za priključivanje uređaja na magistralu i za međusobno spajanje sekcija magistrale. može zadati u istom vremenskom trenutku.H=0.7.11 BIDIREKCIONI TROSTATIČKI BAFERI Broj podsistema koji mogu biti priključeni na magistralu zavisi od izlaznog faktora grananja primenjenih trostatičkih bafera. Na slici je prikazana jedna linija magistrale izdeljena na sekcije trostatičkim baferima. pre nego što bafer B postane aktivan. Svaka linija magistrale između sekcija treba da bude spojena tako da propušta logičke signale u oba smera. Ovo omogućava da se isključivanje jednog i aktiviranje drugog bafera. pre aktiviranja bafera na određenoj sekciji. potrebno je da signal SMERA. mrtvo vreme mora da obezbedi da u najgorem slučaju kada se deaktivira najsporiji bafer. Jednostavan način za kontrolu aktiviranja trostatičkih bafera TB1 i TB2 je da se dozvoli aktiviranje jednog od bafera samo ako postoji signal 115 . Da bi se obezbedilo dovoljno vremena da se deaktivira bafer TB. Sa slike se vidi da zahtevani oblik signala SMERA.H=1.

aktivira trostatičke bafere u smeru A ka B u slučaju da je signal DIRECTION = 1. što se na vremenskim dijagramima predstavlja horizontalnom linijom na sredini između nivoa logičke nule i jedinice. Mogu biti pakovani po 4 do 6 invertujućih ili neinvertujućih bafera sa odvojenim signalom dozvole. Na slici je prikazana logička šema integrisanog kola 74HC640: Mreža sadrži 8 bidirekcionih bafera i logička kola za generisanje zajedničkih signala dozvole. Signal OUTPUT ENABLE. kada je aktivan (na niskom logičkom nivou). a izlazni faktor grananja je najčešće između 25 i 50. Dekoderi mogu biti potpuni. po 8 bafera sa zajedničkim signalom dozvole ili po 8 bidirekcionih bafera sa zajedničkim signalom dozvole i signalom smera. Zanemarena su kašnjenja kroz logička kola i bafere. 116 . magistrala u stanju visoke impedanse. a u smeru B ka A. Magistrale računarskih sistema najčešće sadrže osam linija. za vreme dok nije aktiviran ni jedan izlazni bafer. Kombinaciona mreža koja ovo obezbeđuje je: Ako se signal za aktiviranje bafera generiše mrežom sa ove slike. ili multiple od po osam linija. tako da su integrisani trostatički baferi najčešće pakovani sa osam bidirekcionih bafera u čipu. Pošto se ovakvi baferi najčešće koriste za međusobno spajanje sekcija magistrale. nazivaju se bidirekcioni trostatički baferi. odnosno gde se određene kombinacije ulaznih promenljivih ne mogu pojaviti. 7. ili spajanje dve magistrale. kao što su baferi TB1. dobili su naziv bidirekcioni baferi magistrale.12 DEKODERI Dekoderi su kombinacione mreže sa više ulaza i više izlaza. Integrisani trostatički baferi mogu biti realizovani kao Šmitova kola. i TB2. u kojima za n ulaznih promenljivih postoji 2n izlaznih funkcija i nepotpuni. kada je DIRECTION = 0. kako bi se ulaznim histerezisom povećao imunitet na smetnje. gde svaka dozvoljena kombinacija ulaznih promenljivih aktivira poseban izlaz.dozvole na bilo kojoj sekciji magistrale. Trostatički baferi vezani tako da propuštaju logičke signale u oba smera. aktivira se samo bafer za zahtevani smer. Takođe se sa slike vidi da je. vremenski dijagram će izgledati kao na datoj slici. Zavisno od sekcije na kojoj se pristupa magistrali. gde je broj izlaznih funkcija manji od 2n.

3/8 i 4/16 dekoderi. a za svaku kombinaciju ulaznih promenljivih postoji jedan. aktivan izlaz iz mreže. Dekoder opterećuje ulazne promenljive faktorom 5. a na nivou 1 (aktivnom). i samo jedan. da se mreža može realizovati korićenjem samo I kola i invertora i da minimizacija mreže nije moguća. Signal dozvole se koristi i prilikom kaskadnog vezivanja dekodera.7. moguća je pojava gličeva na izlazima. a izlazi dekodera se uslovljavaju postojanjem sinhronizacionog signala E. odnosno sa različitim brojem ulaza i izlaza. izlazi dekodera su aktivne nule. kada su ulazne promenljive stabilne. Dekoderi se u šemama digitalnih sistema označavaju pravougaonim simbolom sa naznačenim ulaznim. izrađuju u različitim pakovanjima. Dekoderi se. odnosno 8 izlaza iz mreže. A0 predstavlja ulaz u dekodersku mrežu. pošto su ulazne promenljive binarno kodovani brojevi.13 POTPUNI DEKODERI Potpuni dekoderi se često nazivaju i binarni dekoderi. koji se naziva i signal dozvole treba držati na nultom (neaktivnom) nivou za vreme dok ulazne promenljive menjaju vrednost. Signal E. prilikom praktične realizacije dekodera. ili NI kolima i invertorima. Ako trocifreni binarni broj A2. Najčešći su 2/4. A1. i 117 . izlaznim i kontrolnim signalima. ulazne promenljive se rasterećuju dodatnim invertorima. a u slučaju da se ulazne promenljive ne menjaju sinhrono. U slučaju kada se za formiranje logičkih proizvoda koriste NI kola. Iz navedenih razloga. Unutar pravougaonika se ispisuje vrsta dekodera. Može biti realizovan I kolima i invertorima. Sve kombinacije ulaznih i izlaznih promenljivih prikazane su tabelom: Iz tabele se vidi da svaka izlazna funkcija mreže sadrži samo po jedan član logičkog proizvoda. Modifikovana šema dekodera 3/8 prikazana je na slici. kao integrisane komponente. Na slici su prikazani simbol za dekoder 3/8. Kontrolni signali se najčešće obeležavaju sa E (Enable) ili CS (Chip Select). tada će postojati 23 kombinacija ulaznih promenljivih. Dekoder prikazan na slici: se najčešće naziva 3/8 ili 1 od 8 dekoder.

118 . biti izostavljena.vremenski dijagrami istog dekodera.L ⋅ CS 3. 7.L = 1 7. Kašnjenje bilo kog izlaza se definiše.14 GENERISANJE FUNKCIJA POMOĆU DEKODERA Binarni dekoderi se mogu koristiti i za generisanje logičkih funkcija izraženih zbirom proizvoda. tako i u odnosu na CS signale. odnosno. koje obavlja ILI funkciju za. A1. kako bi se dekodovale višebitne ulazne reči. U tabeli su prikazane dozvoljene kombinacije binarnih promenljivih A0. kako u odnosu na promenu ulaznih promenljivih Ai. A2 i A3 odnosno kombinacije koje koduju binarne brojeve 0 do 9. Tipičan primer nepotpunog dekodera je BCD dekoder. odnosno NI kola. Kaskadnim vezivanjem više dekodera moguće je ostvariti dekodovanje binarnih brojeva sa. Kontrolni CS signali su priključeni na odgovarajući logički nivo kako bi bio zadovoljen uslov iz jednačine: E = CS1.H ⋅ CS 2. koji dekoduje binarno kodovanu decimalnu cifru.15 NEPOTPUNI DEKODERI Pored potpunih. neograničenim brojem cifara. praktično. s tim što će I. a suma je oformljena NI kolom. Ovakav način realizacije dekodera je korektan. Ako se posmatra funkcija: F = ABC + ABC + ABC tada kombinaciona mreža koja generiše ovu funkciju može biti realizovana kao na slici: gde su logički proizvodi generisani dekoderskom mrežom. koja generišu proizvode koji se ne mogu pojaviti. invertovane ulazne signale. određene kombinacije ulaznih promenljivih se ne mogu pojaviti na ulazu kombinacione mreže. binarnih dekodera. dekoderi mogu biti i nepotpuni. Nepotpuni dekoderi mogu biti realizovani na identičan način kao i potpuni. Kontrolni CS ulazi se mogu koristiti za međusobno vezivanje dekodera. ali mreža nije minimalna.

Signal E na slici je signal dozvole. tako da se kombinaciona mreža može minimizirati. potrebno je da se ta informacija predstavi određenom kombinacijom nula i jedinica. CS2 i CS3 7. Koderi mogu biti potpuni. posredstvom odgovarajuće kombinacione mreže.L ⋅ CS 3. 119 . Oznaka BCD dekodera može biti: 1 od 10. 4/10 ili BCD/DC dekoder (binarno kodovane decimalne cifre u decimalne cifre). Na primer. generiše se kombinacija nula i jedinica koja odgovara tom tasteru. odnosno. kada imaju 2n ulaza i n izlaza i nepotpuni kada je za n izlaza broj ulaza manji od 2n.H ⋅ CS 2. odnosno. Integrisani BCD dekoderi takođe mogu imati signal E generisan funkcijom E = CS1. izrađuju se dekoderi koji se selektuju signalima CS1.17 POTPUNI I NEPOTPUNI KODERI Logička mreža kodera se može sintetizovati na osnovu kombinacione tabele ulaznih i izlaznih promenljivih.Kombinacije koje koduju logičke proizvode 10 do 15 ne mogu da se pojave u BCD kodu. Kombinaciona mreža koja obavlja ovu operaciju naziva se koder (encoder). generiše se kod karaktera koji taster predstavlja.16 KODERI Da bi neka informacija mogla da se obrađuje digitalnim sistemom. kako je to prikazano na slici. Na slici je prikazan i logički simbol i logička šema BCD dekodera. prilikom aktiviranja bilo kog tastera. odnosno binarni. odnosno. Kombinaciona tabela za potpuni koder koji 8 digitalnih signala koduje u trocifren binarni broj data je u tabeli: Mreža definisana tabelom može se realizovati korišćenjem tri četvoroulazna ILI kola.L = 1 . 7. odnosno treba da bude kodovana. sinhronizacioni signal. sa tastature kalkulatora ili računara.

Svako kolo ima 2n ulaza. tako da će se na izlazu mreže pojaviti zakašnjen u odnosu na izlazne signale Yi koji se generišu lancem od četiri logička kola. međutim signal DV je pao na nulu nakon kašnjenja od tri kola. Primena ovakvog kodera u digitalnim sistemima može da dovede do pogrešnog kodovanja iz dva razloga: ulazni signal A0 nije priključen na mrežu kodera. Kada bilo koji ulazni signal X. Koder je sintetizovan korišćenjem n ILI kola.podaci važe). Generisanje signala DV propagira kroz pet logičkih kola.Funkcija kodera je suprotna funkciji dekodera. tako da se stanje A0=1 ne razlikuje od stanja kada nijedan signal nije aktiviran i drugo. postojaće vremenski interval u kome kod neće odgovarati ulaznom signalu. Mreža ima 10 ulaza i 4 izlaza a sintetizovana je pomoću tabele na slici: Y0 = A1 + A3 + A5 + A7 + A9 Y1 = A2 + A3 + A6 + A7 Y2 = A4 + A5 + A6 + A7 Y3 = A8 + A9 120 . u slučaju da se vreme propagacije korišćenih ILI kola razlikuje. Na ulazu je aktivan jedan od 2n signala. Koder sa slike koduje binarni broj koji odgovara aktiviranom ulaznom signalu. Signal DV će postati DV=1 kad god je neki od ulaznih signala aktivan. postane logička nula. koji na izlazu koduje binarni broj od n bita. Data Valid . izlazni signali Yi postaju 1 (neaktivni) nakon kašnjenja od četiri logička kola. Kombinaciona mreža na slici: predstavlja koder u kome je izlazni kod sigurno važeći za vreme kada je sinhronizacioni signal DV=1 (DV je skraćenica od engl. Najčešće korišćen nepotpuni koder je koder decimalne cifre u BCD kodovani broj. uključujući i signal A0. Nepotpuni koderi se sintetizuju na identičan način kao i potpuni samo je kod nepotpunih kodera broj ulaza manji od 2n (n je broj izlaza). pošto kašnjenje invertora 16 i 17 ne utiče na deaktiviranje DV s obzirom da je signal B direktno doveden na izlazno I kolo. Invertori 1 do 15 obezbeđuju da ulazni faktor opterećenja bude 1.

na izlazu postoji samo jedan aktivan signal. tada će za prioritetnu mrežu da važe relacije: AP7 = E ⋅ A7 AP6 = E ⋅ A6 ⋅ A7 AP5 = E ⋅ A5 ⋅ A6 ⋅ A7 . na izlazu će se generisati kod ulaza sa najvišim prioritetom. AP0 = E ⋅ A0 ⋅ A1 ⋅ A2 ⋅ A3 ⋅ A4 ⋅ A5 ⋅ A6 ⋅ A7 Prioritetni koderi su kaskadna veza mreža sa slike: i Kao integrisane komponente se proizvode u jedinstvenom pakovanju. ili više ulaznih signala. . bez obzira na broj aktivnih signala. Ovakav koder se naziva prioritetni koder (priority encoder). kako je to. Ako se usvoji da je ulazni signal A7 najvišeg prioriteta. Simbol prioritetnog kodera 74LS148 prikazan je na slici: 121 . pa se do sada opisani koderi ne mogu koristiti. koder će generisati pogrešan kod. Potrebno je modifikovati mrežu kodera tako da se ulaznim linijama odredi prioritet. prikazano na slici: Prioritetna mreža treba da obezbedi. da kad je aktivan signal dozvole E. za koder 8/3.Mreža koja realizuje ovu funkciju data je na slici 7. Prioritetni koder se može sintetizovati korišćenjem običnog kodera i prioritetne mreže..18 PRIORITETNI KODERI U slučaju da su jednovremeno aktivna dva. pa ako se jednovremeno pojave više ulaza. Za E=0 svi APi signali treba da su neaktivni.

Ulazni signal EI (Enable Input) odgovara signalu E. Signal EO (Enable Output) dat je izrazom: EO = EI ⋅ GS i koristi se prilikom kaskadnog vezivanja prioritetnih kodera u cilju povećanja broja ulaza. čime se zabranjuju izlazi kodera (2). prikazana je na slici: 122 . pa ako je broj jedinica različit od m. a naročito prilikom prenosa digitalnih informacija. 7. Na slici je prikazan prioritetni koder 16/4 ostvaren sprezanjem dva kodera 8/3: Signal SR15 je najvišeg prioriteta. n = 4). EO izlaz kodera (1) postaje aktivan i preko EI ulaza dozvoljava izlaz kodera (2). a neaktivni svi signali SR8 do SR15. a EO signal neaktivan.19 KONTROLA ISPRAVNOSTI KODOVANJA Zbog mogućnosti pojave greške prilikom kodovanja. Kombinaciona tabela za koder 6 u 4 sa kodom 2 od 4 data je u tabeli: Broj reči koji se na ovaj način mogu kodovati je manji nego kod potpunog binarnog kodera i iznosi ⎛n⎞ ⎜ ⎟ . na primer. znači da je došlo do greške. kojom se može realizovati koder koji zadovoljava tabelu. Ako je aktivan bilo koji ulazni signal SR8 do SR15 signal GS kodera (1) će biti aktivan. izlazni i sinhronizacioni signali aktivni na nultom logičkom nivou. Neaktivan GS signal kodera 1 postavlja AD3=0. U sistemima gde je verovatnoća pojave više od jedne greške u kodovanoj poruci mala. odnosno koda. Kod sa konstantnim brojem jedinica koduje poruke od n bita tako da u svakoj poruci postoji m jedinica.Sa slike se vidi da su svi ulazni. ⎜m⎟ ⎝ ⎠ Kombinaciona mreža. signalima GS će se postaviti ADV=1 (adresa važi). Aktivan GS koduje najviši bit izlaznog koda AD3. postojaće 6 različitih kombinacija. Ako se. često se koristi kontrola ispravnosti kodovanja. aktiviranjem signala SINC. Izlazni signal GS (Group Select) odgovara signalu DV i označava da su izlazi iz kodera važeći. uglavnom se koristi kod sa konstantnim brojem jedinica i kod parnosti. Ako je aktivan bilo koji od kodera. usvoji kod 2 od 4 (m = 2. Ako je aktivan neki od ulaznih signala nižeg prioriteta (SR0 do SR7). Kontrola ispravnosti se obavlja tako što se izbroje jedinice u kodovanoj reči.

Mreža koja generiše ovu funkciju je mreža sačinjena od EXILI kola i može biti sintetizovana na način prikazan na slici (a) ili (b). na koje bi se priključivali oni ulazni signali čiji originalni kod sadrži neparan broj jedinica. 1⊕ 0 = 0 ⊕1 = 1 proizilazi da je: ⎧ 0.Kod parnosti predstavlja najčešće korišćenu metodu za kontrolu ispravnosti kodovanja. bez obzira na kodnu kombinaciju. ako je na ulazu neparan broj jedinica. Mreža koja realizuje funkcije zadate tabelom data je na slici: Na izlazu mreže će uvek biti paran broj jedinica.. Primer kontrole ispravnosti prenosa četvorobitne poruke dat je na slici: 123 . za neparan broj jedinica gde Ai može da ima vrednost 0 ili 1. Kontrola ispravnosti kodovanja se obavlja proverom parnosti broja jedinica. za paran broj jedinica P = A0 ⊕ A1 ⊕ A2 ⊕ . Prilikom kodovanja. ⊕ An −1 = ⎨ ⎩1. Koder koji bi generisao bit parnosti sadržao bi posebno ILI kolo.. ako je broj jedinica paran. 1⊕1 = 0 . s tim što mreža (b) ima kraće vreme propagacije. tako da će rezultujući kod uvek imati paran broj jedinica. Logička funkcija obe mreže je identična. U digitalnim sistemima je često potrebno da se već kodovanim podacima naknadno generiše bit parnosti. koji broj jedinica u kodovanoj poruci dopunjava do parnog (ili neparnog broja jedinica).. Polazeći od pravila Bulove algebre daje: 0 ⊕ 0 = 0 . dodaje se još jedan bit. koje se može obavljati potpunim ili nepotpunim koderima. Ovakva mreža može da se sintetizuje korišćenjem isključivog ILI (EXILI) kola. Za ovu funkciju je potrebno sintetizovati mrežu koja će generisati 1. odnosno 0.

Na predajnoj strani se mrežom EXILI kola generiše bit parnosti P. tako da se kroz prenosni medijum prenosi paran broj jedinica. a deveti se vezuje na nivo logičke nule. Konvertor sa istom funkcijom se može realizovati korišćenjem manjeg broja logičkih kola ako se izvrši minimizacija funkcija zadatih tabelom. tako da mreža postaje jednostavnija. 7. a alternativni logički simboli komponente su prikazani na slici: Na primer. međutim. Izlazni signali konvertora koda dati su relacijama: G2 = B2 B 1 B 0 + B2 B 1 B0 + B2 B1 B 0 + B2 B1 B0 G1 = B 2 B1 B 0 + B 2 B1 B0 + B2 B 1 B 0 + B2 B 1 B0 G0 = B 2 B 1 B0 + B 2 B1 B 0 + B2 B 1 B0 + B2 B1 B 0 Nakon minimizacije. Sastoji se od potpunog dekodera 3/8 i potpunog kodera 8/3. takođe EXILI kolima. a izlaz je broj kodovan u Grejovom kodu G2G1G0. ispitivač/generator parnosti od 9 bita se prilikom prenosa poruka od 8 bita. a na deveti ulaz se priključuje bit parnosti. Ulazni signal u konvertor je binarno kodovan broj B2B1B0. Svaki konvertor koda se može sintetizovati kao kaskadna veza dekodera i kodera. poruka je ispravna i izlazni signal PI (poruka ispravna) postaje 1. s tim da se koristi 8 ulaza. često je moguće izvršiti minimizaciju funkcija konverzije koda. Pošto se u digitalnim sistemima najčešće koriste poruke od 8 bita. na predajnom kraju koristi kao generator parnosti. Kao primer može da posluži konventor binarnog u Grejov kod. proverava parnost jedinica u poruci. Kombinacije svih ulaznih i izlaznih promenljivih prikazane su u tabeli: Mreža koja obavlja konverziju prikazana je na slici. Na prijemnom kraju se komponenta koristi kao ispitivač parnosti. s tim da mreža na prijemu ima jedan ulaz više. Na prijemnoj strani se. Ako je broj jedinica paran. integrisane komponente se proizvode sa 8 ili 9 ulaza sa direktnim i invertovanim izlazom. koji koduje broj u Grejovom kodu. Izlazni signali dekodera su ulazni signali kodera. Naziv komponente je ispitivač/generator parnosti. za generisanje bita parnosti i za kontrolu ispravnosti poruke. koristi se ista mreža. osam linija podataka se vezuje na 8 ulaza ispitivača/generatora. relacije postaju: G 2 = B2 G1 = B2 B 1 + B 2 B1 = B2 ⊕ B1 G0 = B1 B 0 + B 1 B0 = B1 ⊕ B0 124 . Ako je došlo do greške u prenosu biće PN=1. Kao što se sa slike vidi.20 KONVERTORI KODA Kombinacione mreže koje obavljaju konverziju digitalne informacije iz bilo kog koda u neki drugi kod nazivaju se konvertori koda.

jednačine za aktiviranje segmenata postaju: a = ( B + D + AC + AC ) ⋅ BI b = (C + AB + A B) ⋅ BI c = ( A + B + C ) ⋅ BI d = ( D + AB + ABC + AC + BC ) ⋅ BI e = ( AB + AC ) ⋅ BI f = ( D + AB + AC + BC ) ⋅ BI g = ( D + AB + BC + BC ) ⋅ BI a logička mreža koja realizuje funkcije prikazana je na slici: 125 . služi da deaktivira (ugasi) sve segmente bez obzira na kombinaciju ulaznih promenljivih A.a logička šema konvertora binarnog u Grejov kod. standardno. C i D. Nakon minimizacije logičkih funkcija dobijenih iz tabele. S obzirom da BCD kod sadrži zabranjena stanja. sintetizovanog prema tabeli. Za prikazivanje cifara na mnogim digitalnim uređajima koriste se pokazivači sa 7 segmenata. označeni slovima a do g kako je to pokazano na slici: Na osnovu ove slike sačinjena je kombinaciona tabela: Ulazni signal BI (Blanking Input). Segmenti su. ekonomičniji konvertor koda može da se sintetizuje minimizacijom funkcija mreže. Konvertori koda BCD u sedam segmenata se u literaturi i u katalozima integrisanih komponenti češće nazivaju BCD/7 segmenata dekoderi. je prikazana na slici: Jedan od vrlo često korišćenih konvertora koda je konvertor BCD u kod 7 segmenata. koji je sintetizovan da zadovolji jednačinu. B. Konvertor koda BCD/7 segmenata može da se realizuje kaskadnom vezom BCD/DC dekodera i kodera. Kao BI ulaz konvertora koda poslužio bi ulaz signala dozvole (E) dekodera. kako bi cifra bila vidljiva. Ova mogućnost se koristi u višecifarskim pokazivačima da bi mogle da se ugase sve nule ispred celog broja. gde binarno kodovana decimalna cifra aktivira odgovarajući skup segmenata. koji bi se sastojao od 7 ILI kola.

izlaz će biti logička nula.. tako da se mogu priključivati na magistralu.. Logička funkcija multipleksera se može napisati u obliku: Y = ∑ Di ⋅ SELi ⋅ E i =0 n −1 gde je SELi logički proizvod od m=log2n promenljivih Si čiji je indeks i. četiri.. i S2 pa je izlazni signal Y dat jednačinom: Y = ( D0 S 2 S 1 S 0 + D1 S 2 S 1 S 0 + D2 S 2 S1 S 0 + . tako da se jedan od n ulaznih signala priključuje na izlazni priključak Y.. bez obzira na položaj prekidača SEL i vrednost ulaznih promenljivih. Takav multiplekser ima tri selekciona ulaza: S0. Na slici je prikazana i logička šema integrisanog osmoulaznog multipleksera sa trostatičkim izlazom 126 . Ako je E neaktivan.22 SINTEZA MULTIPLEKSERA Kao integrisane komponente multiplekseri se izrađuju sa dva. + D7 S 2 S1 S 0 ) ⋅ E a mreža je prikazana na slici: Multiplekseri se izrađuju i sa trostatičkim izlazom. Kao primer može da posluži sinteza mukipleksera sa 8 ulaza.S1. osam ili šesnaest ulaza.21 MULTIPLEKSERI Multiplekser je kombinaciona mreža koja obavlja funkciju digitalnog višepoložajnog prekidača.7.. Selekcija ulaza se binarno koduje signalima So. S1. 7. Signalom SEL (selekcija) se prekidač postavlja u željeni položaj. ukoliko je aktiviran prekidač E (dozvola). pri čemu je n=2m.Sm-1.. Na slici je prikazana funkcionalna šema i simbol multipleksera.

multiplekser sadrži direktan i komplementarni izlaz. S1 do Sm predstavljaju ulazne promenljive u kombinacionu mrežu. a ostali D ulazi na nivo logičke nule. Funkcionalna šema demultipleksera je prikazana na slici i kao što se sa slike vidi. Vrlo često korišćena komponenta je dvoulazni multiplekser. Ako. zavisiti od logičkog nivoa ulaznog signala Di.… 7. koji se obeležavaju A. Signal dozvole izlaza (/E) je aktivan na niskom logičkom nivou i jednovremeno aktivira/deaktivira direktan i komplementaran izlaz. na primer. D4. ulazi D1. Za realizaciju funkcije od m promenljivih. U literaturi i u katalozima integrisanih komponenti multiplekser se često naziva selektor podataka (Data Selector). Ako se promenljive A.23 SINTEZA LOGIČKIH FUNKCIJA POMOĆU MULTIPLEKSERA Multiplekser može da se koristi za realizaciju logičkih funkcija izraženih zbirom proizvoda. Radi univerzalnosti. S1. Generisanje funkcije pomoću multipleksera 8/1 prikazano je na slici: ( ) 7. za kombinacije ulaznih promenljivih za koje funkcija ima vrednost 1. za određenu kombinaciju ulaznih promenljivih.… umesto S0. a da selekcioni ulazi S0. B.(74HC251). D5 i D6 na logičku jedinicu. Ako se u jednačini Y = ∑ Di ⋅ SELi ⋅ E i =0 n −1 usvoji da je E=1.24 DEMULTIPLEKSERI Kombinaciona mreža koja obezbeduje da se digitalni signal sa jednog ulaza može proslediti na jedan od n izlaza naziva se demultiplekser. Proizvodi se kao četvorobitni dvoulazni multiplekser sa zajedničkim selekcionim ulazom i zajedničkim signalom dozvole E. s tim da je n=2. multiplekser će generirati funkciju F. 4. B i C priključe na selekcione ulaze S0. Funkcija logičkog sabiranja je. a selekcioni ulazi adresni ulazi. i S2 osmoulaznog multipleksera. ostvarena korisćenjem dva četvoroulazna NI kola i jednog dvoulaznog NILI kola. S2. Multiplekser se realizuje kao na slici. Da bi se digitalnim signalima 127 . k=4. zbog pogodnosti izrade. tada će izlaz multipleksera. a ostale ulaze priključiti na nivo logičke nule. demultiplekser predstavlja inverznu funkciju multipleksera. S1. potrebno je ulaze multipleksera Di. Pri tome se signal E vezuje na nivo jedinice. Nakon množenja nepotpunog člana sa A + A dobija se: F = C B A + C B A + C B A + CB A Funkcija treba da ima vrednost F = 1 za kombinacije ulaznih promenljivih 1. priključiti na nivo logičke jedinice. C. treba realizovati funkciju: F = C B A + C B + CB A potrebno je dopuniti funkciju do normalne forme. 5 i 6.

Memorijski element mreže se naziva 128 . bilo demultiplekseri. tada će. sekvencijalna mreža se često naziva konačni automat ili automat konačnih stanja (engl. u katalozima se ove komponente najčešće nazivaju dekoder/demultiplekser. Funkcionalna šema n-kanalnog analognog multipleksera/demultipleksera prikazana je na slici: Selekcija kanala se obavlja dekoderom m/2m. Ako se komponenta koristi kao multiplekser. Za n memorijskih elemenata postoji mogućnost pamćenja 2n različitih stanja u kojima sekvencijalni automat može da se nađe. SEKVENCIJALNE MREŽE Sekvencijalne mreže. a izlazi su priključci Wi.25 ANALOGNI MULTIPLEKSERI/DEMULTIPLEKSERI Korišćenjem CMOS bilateralnih prekidača izrađuju se komponente koje mogu biti bilo multiplekseri. često nazivane sekvencijalni automati ili sekvencijalne mašine se razlikuju od kombinacionih po tome što izlazni signali iz sekvencijalnih mreža zavise ne samo od tekućih vrednosti ulaznih promenljivih. a broj potrebnih spojnih puteva će biti m + k s obzirom da su selekcione linije zajedničke za sve multipleksere i demultipleksere. za prenos je potrebno k multipleksera i demultipleksera. Ako se umesto signala E na ulaz dekodera dovede promenljiva X. 7. S obzirom da ista komponenta može biti i dekoder i demultiplekser.selektovao 1 od n izlaza. Ako je n=2m za prenos n jednobitnih digitalnih informacija dovoljno je m+1 spojnih puteva. biti jednak promenljivoj X. već i od redosleda sekvence generisanja ulaznih signala. za kombinaciju ulaznih promenljivih dekodera i izlazni signal Yi. finite-state machine). Kada obavlja demultipleksersku funkciju. Pošto postoji konačan (2n) broj različitih stanja. a priključak X izlazni. Korišćenjem multipleksera i demultipleksera može se ostvariti prenos digitalnih informacija preko redukovanog broja spojnih puteva. priključak X je ulaz. što je pokazano na slici: Ukoliko se prenose višebitne digitalne informacije od k bita. gde je n=2m što je pokazano na simbolu demultipleksera na slici: Kao demultiplekser može da se koristi binarni dekoder sa signalom dozvole. potrebno je m selekcionih signala. tada su priključci Wi ulazni priključci. 8.

ili kako se često naziva Meli (Mealy) tip automata. Izlazni signali mreže su funkcije dva skupa promenljivih: (1) trenutnih ulaznih promenljivih i (2) zatečenog stanja mreže .3 Kao memorijski elementi u sekvencijalnim mrežama koriste se sve vrste flip flopova ili leč kola. 8.4. Dijagram stanja za sinhronu sekvencijalnu mrežu treba jednoznačno da pokaže pod kojim uslovima. mreža prelazi u sledeće stanje.1 ANALIZA SINHRONIH SEKVENCIJALNIH MREŽA Da bi se izvršila analiza sekvencijalne mreže potrebno je za datu mrežu definisati sve kombinacije stanja koje memorijski elementi mogu da zauzmu. Slika 8. kako bi naredno stanje moglo da bude definisano. nakon delovanja taktnog impulsa.4. a stanje (state) je svaka kombinacija promenljivih koja nosi informaciju o prethodnim događajima. U mrežama klase B i C. Osnovni model mreže je prikazan na slici 8.1 Slika 8. Na slici 8.3 prikazana blok šema sekvencijalnog automata klase C. dok je na slici 8.1 (klasa A mreže). uzimajući u obzir sve dozvoljene kombinacije ulaznih signala i sve kombinacije promenljivih stanja mreže. Jedan od načina prikazivanja funkcije sekvencijalne mreže je dijagram stanja.a Slika 8.2 je prikazan sekvencijalni automat klase B.promenljiva stanja (state variable). Dijagram stanja za sekvencijalnu mrežu predstavlja što i kombinaciona tabela za kombinacionu mrežu. Ovakve mreže se nazivaju Mur (Moore) automati. Ako mreža jednovremeno menja stanje onda je sinhrona a u suprotnom je asinhrona. izlazni signali zavise samo od zatečenog stanja. Slika 8.b 129 .2 Slika 8.

Na slici 8. dok za automate klase A u formiranju izlaznih signala učestvuju i ulazne promenljive. pored naziva stanja. Oznake uz strelice. dolazi u stanje c. za automate klase B unutar čvora se označava (stanje)/(izlaz iz mreže). Stanja mogu biti označena. predstavljaju (kombinaciju ulaznih signala u mrežu)/(kombinaciiu izlaznih promenljivih iz mreže) za dato stanje i dati ulaz.11.c. Ovo je razumljivo. U i /I z . • Izlazni signali dekodera sledećeg (narednog) stanja definišu uslove za upis koda narednog stanja u memorijske elemente. kada prelazi u stanje b Ako je sledeća kombinacija ulaznih promenljivih 11. Dijagram stanja za mrežu sa istim zahtevima. binarnim ili decimalnim brojem stanja. pošto su u automatima klase B izlazni signali definisani samo stanjem memorijskih elemenata. a automat se vraća u stanje a. Izlazna promenljiva Y treba da ima vrednost 1 samo ako je nakon stanja ulaznih promenljivih BA=00 prvo sledeće stanje BA=11.b.4. dok se strelice obeležavaju samo kombinacijom ulaznih promenljivih koje prevode automat u naredno stanje. samo nakon sekvence 00 . Automat ostaje u stanju a za sve ostale kombinacijeizuzev 00 . • Izvršiti analizu ulazne kombinacione. sekvencijalna mreža može biti opisana i/ili tabelom u koju se upisuju uslovi za prelazak iz stanja u stanje Prilikom analize mreže neophodno je: • Utvrditi kojoj klasi mreža pripada. zadata sekvenca je zadovoljena. Dijagram stanja za klasu A automataje na slici 5.a. Automat. Pored dijagrama stanja. prikazan je na slici 5. Sadašnje stanje a(00) b(01) BA= Sledeće stanje 00 01 10 b a a a a a 11 a a BA= 00 0 0 Izlaz Y 01 0 0 10 0 0 11 0 1 Tablica 1 Sadašnje stanje a(00) b(01) c(10) BA= 00 b a b Sledeće stanje 01 a a a Tablica 2 Izlaz Y 10 a a a 11 a c a 0 0 1 130 . realizovanu klasom B automata. generiše se izlazni signal i automat prelazi u stanje a. preko stanja b.b.Uobičajeno je da se pored strelice upisuje uslov pod kojim automat prelazi iz jednog stanja u drugo. U svim drugim slučajevima ne postoji izlaz. Kao primer može da se posmatra sekvencijalna mreža sa slike 5. Ulazna kombinaciona mreža se naziva dekoder sledećeg slanja (next state decoder). Kada je automat u stanju c postoji izlaz iz mreže.

6 prikazana je logička šema jedne sekvencijalne mreže. odnosno. Analizom ulazne kombinacione mreže dobija se: D0 = U Q 0 D1 = U (Q1Q0 + Q1 Q 0 ) (1) Slika 8. mreža je klase A. tako da mreža sadrži najviše 22 = 4 stanja. ovim su određene izlazne promenijive. Na osnovu tabele 3 sačinjen je dijagram stanja.6 Sadašnje stanje (Q1Q0) a(00) b(01) c(10) d(11) Uslov prelaska U=1 U=0 D1 D0 D1D0 00 01 00 10 00 11 00 00 Tablica 3 Sledeće stanje U=0 U=1 a(00) a(00) a(00) a(00) b(01) c(10) d(11) a(00) U Izlaz Y 01 00 00 00 01 U tabeli 3 izlazni signal Y je dobijen analizom izlazne kombinacione mreže. prema slici 6. Kao memorijski elementi koriste se ivični D flipflopovi koji menjaju stanje nakon uzlazne ivice taktnog signala. Postoje dva memorijska elementa.7. na osnovu funkcionalne tabele za korišćeni flipflop i funkcije ulazne kombinacione mreže. dat na slici 8. definiše se sledeće stanje automata. Pošto izlazni signal Y zavisi od prornenljive U. 131 . dok ih za klasu A automata treba definisati uzimajući u obzir i ulazne promenijive. 8.2 ANALIZA MREŽE SA IVIČNIM D FLiPFLOPOVIMA Na slici 8.• Zavisno od tipa memorijskog elementa (flipflopa). Za klasu B automata. Y = UQ1Q2 .

Sadašnje stanje (Q2Q1Q0) a(000) b(001) c(010) d(011) e(100) f(101) g(110) h(111) Uslovi prelaska J2K2 01 01 01 01 01 01 01 01 U=0 J1K1 01 01 01 01 01 01 01 01 J0K0 01 01 01 01 01 01 01 01 J2K2 01 01 01 10 01 01 01 01 U=1 J1K1 00 11 00 11 00 00 00 00 J0K0 11 11 11 11 01 01 01 01 Sledeće stanje U=0 U=1 a a a a a a a a b(001) c(010) d(011) e(100) a(000) a(000) c(010) c(010) Izlaz Y 0 0 0 0 1 0 0 0 Tabela 4 132 . koja je data u tabeli 5. Mreža je klase B. Analizom ulazne kombinacione mreže dobijaju se funkcije kontrolnih J i K ulaza svih flipflopova: K2 = J 2 J 2 = U Q 2 Q1Q0 J 1 = UQ2 Q0 J 1 = U Q1 K1 = U + U Q 2 Q0 K0 = 1 (2) Slika 8. pošto u formiranju izlaznog signala učestvuju samo promenljive stanja.7 8.Slika 8. međutim.9. nakon prvog takt impulsa će se vratiti u dozvoljeno stanje a ili c. kako je to pokazano na dijagramu stanja na slici 8. ako se prilikom uključenja automata slučajno zatekne u nekom od tih stanja.3 ANALIZA MREŽE SA JK FLIPFLOPOVIMA Na slici 8.8 Sledeće stanje u tabeli 4 je određeno na osnovu funkcionalne tabele JK flipflopa. Mreža ne može da zauzme stanja f do h.8 prikazana je sekvencijalna mreža u kojoj su memorijski elementi JK fiipflopovi.

koje mreža treba da zadovolji. • Izabrati memorijske elemente. definisati ponašanje mreže u slučaju da se automat nade u nekom od neiskorištenih stanja.J 0 0 1 1 K 0 1 0 1 Qt x x x x Tabela 5 Qt+1 Qt 0 1 Qt Slika 8. • Na osnovu dobijene tabele sintetizovati izlaznu kombinacionu mrežu. 133 . "Sintetizovati sekvencijalni automat za otvaranje vrata. bilo ključem) brava generiše kratkotrajan električni impuls". ako je na tastaturi otkucana sekvenca brojeva: 3 -1 . odnosno. Dopunniti dijagram stanja uzimajući u obzir i neiskorišćena stanja. Tada se vrata mogu otvoriti samo ključem. najčešće su zadate opisno. slovima ili decimalnim brojevima. Funkcije. • Na osnovu dijagrama stanja formirati tabelu: izlaz mreže u funkciji stanja i ulaznih promenljivih za automate klase A. • Ako je potreban broj stanja manji od 2n.4 SINTEZA SINHRONIH SEKVENCIJALNIH MREŽA Sinteza sekvencijalnih mreža je inverzan proces analizi. Elektromagnet brave treba da se aktivira i vrata da se otvore. • U tabeli zameniti nazive stanja kombinacijama promenljivih stanja.4. (Stanja obeležiti mnemonički. tako da svakom stanju u formiranoj tabeli odgovara posebna kombinacija promenljivih stanja.) • Dopuniti tabelu uslovima za prelazak iz stanja u stanje za sve kombinacije ulaznih promenljivih. • Izabrati skup promenljivih stanja. treba upaliti signalnu sijalicu i zabraniti dalje registrovanje tastera. Prilikom sinteze mreže neophodno je poštovati sledeće korake: • Ako je funkcija mreže data opisno. Kada se vrata otvore (bilo elektromagnetom. za automate klase B. ili u vidu dijagrama stanja. Ako jesekvenca pogrešna. gde je n broj promenljivih stanja. izlaz mreže u funkciji stanja. Primer 1. • Na osnovu tabele prelaska sintetizovati ulaznu kombinacionu mrežu. odnosno tip flipflopa (D ili JK). • Na osnovu eksitacione tabele izabranih fiipflopova formirati tabelu prelaska u sledece stanje za sve kombinacije stanje/ulaz. formirati dijagram stanja.9 8.

4 je zadovoljena i treba generisati izlazni signal koji će da aktivira elektromagnet brave. treba obezbediti da se automat vrati u stanje a i kada se zatekao u bilo kom stanju.b 134 . Automat se inicijalno nalazi u stanju a. Pošto se V OT = 1 generiše i kada se vrata otvore ključem. Sledeći signal sa tastature. ' Slika 8. automat prelazi u stanje B. T1 . prema uslovu zadatka. Automat ima 5 različitih stanjašto zahteva najmanje 3 memorijska elementa odnosno 3 promenljive stanja. ako je. T4 = 1 prevodi automat u stanje d.10 Stanje a b c d s S 0 0 0 0 1 Izlaz M 0 0 0 1 0 Tabela 5. a ako je aktiviran bilo koji drugi taster.10. odnosno za T 1 = 1 . Dijagram stanja koji zadovoljava navedene zahteve prikazan je na slici 8. prelazi u stanje c. sekvenca 3 . za ispravnu sekvencu.1 . takode u stanje s. Kada se vrata otvore. automat prelazi u stanje s i pali signalnu sijalicu. dok ako je aktiviran bilo koji drugi taster odnosno T 4 = 1 . generiše se električni signal koji prevodi automat u stanje a. Ako je aktiviran taster T3 . prelazi u stanje s kada treba generisati izlazni signal koji pali signalnu sijalicu.Sinteza počinje formiranjem dijagrama stanja. Iz stanja b automat. Kada se automat nalazi u stanja d.a Sadašnje stanje a a b b c c d d s s bilo koje Ulazni signali T3 T4 1 x 0 x x x x x x 1 x 0 x 0 x 0 x 0 x 0 x 0 Sledeće Stanje b s c s d s d a s a a Izlaz S 0 0 0 0 0 0 0 0 1 1 0 M 0 0 0 0 0 0 1 1 0 0 0 T1 x x 1 0 x x x x x x x Vot 0 0 0 0 0 0 0 1 0 1 1 Tabela 5.

obuhvaćena su i neiskorišcena. tabela 6. ali praksa je pokazala da se najčešće dobija mreža sa minimalnim brojem elemenata. gde je to moguće. a da se sukcesivna stanja. Ako se poštuju ove preporuke. koje odgovaraju pojedinim stanjima automata se mogu birati proizvoljno.Kombinacije promenljivih stanja. odnosno uslovi za prelazak u sledeće stanje. Ako se za memorijske elemente izaberu ivični D flipflopovi čija je jednačina Qt +1 = D zamenom vrednosti stanja kombinacijama promenljivih stanja i formiranjem uslova prelaska u sledeće stanje. U dopunjenoj tabeli 7. se dobijaju u obliku: D2 = (T 3 F + Q 2 Q1Q0 T 1 + Q 2 Q1Q0 T 4 + Q2 Q1Q0 )Vof D1 = (T 3 F + F )V of D0 = (Q2 + Q 1 + Q 2 Q1Q0 T 4 )V of (4) gde je: F = Q2 Q1 + Q2 Q 0 + Q1 Q 0 F = Q 2 Q1 + Q 2 Q0 + Q1Q0 (5) 135 . nakon minimizacije. d=010. b=001.c=011.b se menja. Sadašnje stanje a a b b c c d d s s e e f f g g Q2 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 Q1 0 0 0 0 1 1 1 1 1 1 0 0 0 0 1 1 Q0 0 0 0 1 1 1 0 0 1 1 0 0 1 1 0 0 Ulazni signali T1 x x 1 0 x x x x x x x x x x x x x T3 1 0 x x x x x x x x 1 0 1 0 1 0 x T4 x x x x 1 0 x x x x x x x x x x x Vot 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 Uslovi prelaska D2 D1 D0 0 0 1 1 1 1 0 1 1 1 1 1 0 1 0 1 1 1 0 1 0 0 0 0 1 1 1 0 0 0 0 0 1 1 1 1 0 0 1 1 1 1 0 0 1 1 1 1 0 0 0 Sledeće stanje Q2 Q1 Q0 0 0 1 1 1 1 0 1 1 1 1 1 0 1 0 1 1 1 0 1 0 0 0 0 1 1 1 0 0 0 0 0 1 1 1 1 0 0 1 1 1 1 0 0 1 1 1 1 0 0 0 Izlaz S 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 M 0 0 0 0 0 0 1 1 0 0 0 0 0 0 0 0 0 Tabela 7 Na osnovu tabele 7 formirane su jednačine izlazne kombinacione mreže: M = Q2 Q1Q0 S = Q2 Q1Q0 (3) a izlazi ulazne kombinacione mreže. ako se za početno stanje izabere stanje 000. biraju tako da se prilikom promene menja minimalan broj promenljivih stanja. za posmatrani primer. stanja mogu biti definisana kombinacijama: a=000. 101 i 110. s=111 a neiskoriićena stanja: 100. stanja.

za sve kombinacije ulaznih signala zatečenih stanja.5 SEKVENCIJALNE MREZE SA POVRATNOM SPREGOM Analiza i sinteza sekvencijalnih mreza sa povratnom spregom upravo tretiraju prelazna stanja i daju uvid. Signal takt je namerno zakašnjen kroz dodatni lanac od S invertora (ukupno sedam logičkih kola) kako bi prednja ivica takta aktivirala flipflopove nakon stabilizacije nivoa na D ulazu. ne samo za sve kombinacije promenljivih. kako je to pokazano na slici 8.14. odnosno definišu ponašanje mreže. 136 . Kao i sinhrone sekvencijalne mreže. generiše se signal takt. već i za svaki mogući redosled po kome promenljive zauzimaju stabilna stanja. što je u najgorem slučaju ispunjeno nakon kašnjenja kroz lanac od S logičkih kola (u slučaju aktiviranja tastera T 3 ili T 4 ). Mreza sa n povratnih petlji ima n promenljivih stanja. 8. Kada je bilo koji od tastera. Funkcionisanje sekvencijalnih mreza sa povratnom spregom zavisi od redosleda promena ulaznih promenljivih. aktivan. mreže sa povratnom spregom se mogu svrstati u mreze klase A (Mealy) i mreže klase B (Moore).Na osnovu jednačina (3). pa se iz tog razloga mreza mora analizirati. Kompletna šema sekvencijalnog automata koji zadovoljava postavljene zahteve prikazana je na slici 12. odnosno 2 n stanja. Prilikom analize i sinteze sinhronih sekvencijalnih mreza nije se vodilo računa o redosledu promena ulaznih promenljivih. Za funkcionisanje sinhrone mreze od značaja je samo zatečeno stanje ulaznih promenljivih i stanje u kome se mreža nalazi u trenutku delovanja taktnog impulsa. (4) i (5) mogu se formirati izlazna i ulazna kombinaciona mreža za automatsku bravu. ili signal otvorenih vrata. posto se sve promene u mreži događaju nakon delovanja taktnog impulsa.

mreže sa povratnom spregom zauzimaju sledeće stanje nakon vremena ∆t od trenutka promene ulaznih promenljivih. kroz lanac logičkih kola.6 ANALIZA SEKVENCIJALNIH MREZA SA POVRATNOM SPREGOM Da bi mogla da se sprovede analiza mreže sa povratnom spregom. u slučaju kada se sledeće stanje razlikuje. može predvideti na osnovu sadašnjeg stanja i kombinacije ulaznih promenljivih. Kombinacija ulaznih promenljivih u mrežu se naziva ulazno stanje.a Slika 8. bez obzira na promenu ulaznih promenljivih.15 sugeriše da postoje dve povratne petlje: AA' i B-B'. potrebno je raskidati jednu po jednu povratnu vezu. Da bi se proverilo koliko povratnih petlji mreža sadrži. takvo stanje je nestabilno pošto će mreža napustiti to stanje nakon vremena ∆t . Način na koji je nacrtana mreza na slici 8. realizovan korišćenjem NI logičkih kola. 137 . pojaviti na ulazu Slika 8. gde je A 0 1 CD= A’= 00 0* 1* 01 0* 1* 10 1 1* 11 0* 0 Tabela 8 ∆t vreme propagadje kroz lanac logičkih kola.15. Kao primer mreže sa povratnom spregom može da posluži D leč sa slike 8.b 8. potrebno je u svaku povratnu petlju ubaciti fiktivno kašnjenje ∆t a zatim analizirati mrežu tako da se sledeće stanje nakon vremena ∆t . koje zauzimaju sledeće stanje u definisanom vremenskom trenutku (nakon delovanja taktnog impulsa).15 tog istog kola. dok.14. Za mrežu sa povratnom spregom. a nakon svakog raskidanja proveriti da li se signal sa izlaza bilo kog logičkog kola u mreži može. Naredno stanje A' je za datu mrežu dato jednačinom: A' = CD + (C D + A) = CD + C A + DA (6) Za razliku od sinhronih mreža.Slika 8.14. stabilno stanje je stanje u kome je sledeće stanje jednako trenutnom (A'=A).

u tabelama 8 i 9. Ako se sada i ulaz C promeni na C = 1. Ovo vreme je vreme poslavljanja (setup time) D leč kola . što predstavlja minimalno vreme držanja (hold time) ulaznih signala D leč kola. Izlazi leč kola postaju Q = 0. odnosno leč se vraća u početno stanje. Kao memorijski elementi se najčešće koriste D flipflopovi. već se analiza obavlja za svaki moguć redosled promena ulaznih promenljivih. na primer. u stanje (3). da bi se lakše analizirala mreža. postaju jedinice. Takođe. izlaz biti neregularan. Stanje mreže ostaje a i izlazi iz mreže ostaju nepromenjeni. dok mreza ne prede u stanje (5). razlikuju samo za jednu ulaznu promenljivu. a nakon vremena ∆t . U ovom stanju oba izlaza iz mreže. mreža nalazi u stanju (0) ( Q = 0. mreža će zauzimati stanja (6) . analiza pokazuje da je za vremenski period ∆t . redosled promena ulaznih promenljivih je pisan u Grejovom kodu. za isto trenutno stanje. Stanje CD Sledeće a(0) b(0) stanje⁄ QQ 00 01 10 11 *a⁄(01) *a⁄(01) *b⁄(10) *a⁄(01) *b⁄(10) *b⁄(10) *b⁄(10) *a⁄(01) Tabela 9 Kako bi se lakše analizirala mreža.Q = CD + C A + DA Q = CD + A Zvezdicama su označena stabilna stanja. SR i 138 . Pošto ulazni signal D propagira kroz jedno kolo više nego C. Q i Q . C = 0. Ako bi nakon stanja (5). Ulazne promenljive C i D moraju zadržati stabilnu vrednost za vreme ∆t (vreme propagacije kroz kola obuhvaćena povratnom petljom). pri istoj kombinaciji ulaznih signala. mreža će preći u nestabilno stanje (4). pa se ulaz D promeni u D =1. Q = 1 . Ovo je razumljivo.(7) sukcesivno.7 STACIONARNI REGISTRI Stacionarni registri su sekvencijalne mreže koje se koriste za privremeno memorisanje digitalnih informacija. U stanju (7) izlazi leč kola su komplementarni u odnosu na početno stanje. a takođe se koriste D. Q = 0 ) ulazna promenljiva D zauzme stanje D = 0. stanje mreže postaje nestabilno stanje (2). Prethodna analiza je pokazala da za ispravan rad D leč kola ulaz D mora da ostane nepromenjen za vreme dok je C = 1. 8. Stanje a(0) b(0) CD Sledeće stanje⁄ QQ 00 (0) *a⁄(01) *b⁄(10) (7) 01 (1) *a⁄(01) *b⁄(10) (6) 10 (2) *b⁄(10) *b⁄(10) (5) 11 (3) *a⁄(01) *a⁄(01) (4) (7) Tabela 10 Ako se. mreža će preći u sledede stabilno stanje (1). Medutim. Q = 1. redosled promena ulaznih promenljivih CD bio: 01-00. najmanje za iznos vremena propagacije kroz invertor. Ako u stanju (5) ( Q = 1. što na izlazu iz leča ne bi smelo da se dogodi. D = 0 ). pošto kod realnih mreza ne moze biti jednovremenih promena različitih digitalnih signala. u tabeli 10 numerisana su sva sledeća stanja iz tabele 9. Takođe treba obezbediti da C sigurno postane C = 0 pre nego što D promeni vrednost. Prilikom analize mreža sa povratnom spregom nikad se ne pretpostavlja da ulazne promenljive jednovremeno menjaju vrednost. Ovim je obezbedeno da se susedna sledeca stanja. znači da D treba postaviti na željenu vrednost pre nego što C postane 1.

Signal reseta (CLR) je kod većine registara aktivan na niskom nivou i za vreme dok je CLR aktivan. simbol istog registra. uslov je da imaju zajednički taktni impuls.b) 139 . ivicom taktnog impulsa. Slika 8.17 Slika 8. Na slici 8.18. Simbol za registar sa slike 8. prikazan je na slici 8. RD. izlazi registra su u stanju visoke impedanse.17(a.16 ima i priključak za jednovremeno resetovanje svih flipflopova.17 prikazani su standardni simboli stacionarnih registara. Reset se dovodi na asinhrone. a izlaz flipflopa će zauzeti zadato stanje nakon vremena propagacije ( t d ) od aktivne ivice taktnog impulsa.8 STACIONARNI REGISTRI SA D FLEPFLOPOVIMA Najjednostavniji i najčešće upotrebljavani stacionarni registri koriste ivične D flipflopove kao memorijske elemente. ili više bistabilnih kola predstavljala registar. Minimalno trajanje taktnog impulsa je lh.b. 8. Aktivna ivica taktnog signala mora biti zakašnjena u odnosu na D ulaze za vreme tm. a na slici 8. Kada je signal OEL (Output Enable) neaktivan.c) Na slici 8. Slika 8. tako da se ulazna informacija upisuje u registar na uzlaznu ivicu taktnog impulsa.16 prikazana je logička šema stacionarnog registra u kome se flipflopovi aktiviraju silaznom.18(a. Pri tome se za integrisane registre uzima u obzir i vreme propagacije takta kroz ulazni invertor.16 Registar sa slike 8. Na slici 8.a prikazana je logička šema stacionarnog registra sa trostatičkim izlazima. označava da je registar sa trostatičkim izlazima). (Prisustvo ulaznog priključka OE na šemi simbola.16. Da bi dva. ulaze flipflopova preko neinvertujućeg rasteretnog stepena (bafera).b.18. u registar se ne može upisati nikakav sadržaj. taktni impuls se na ulaze flipflopova dovodi preko invertora. Da bi ulazno opterećenje taktnog impulsa bilo 1. s obzirom da se radi o ivičnim flipflopovima.transparenta leč kola. Ulazi D mogu da menjaju vrednost odmah nakon aktivne ivice takta.

radi uštede u broju priključaka. bidirekcioni stacionarni registar.9 STACIONARNI REGISTRI SA SR LEČ KOLIMA Kao memorijski elementi u stacionarnim registrima mogu se koristiti i leč kola sa asinhronim. B i C moraju biti trostatički. Slika 8.19 prikazana je blok šema sistema u kome se. B ili C. S i R ulazima.20.8. ili da šalje informacije sa/na magistralu. odnosno.21. 140 . koristi se samo jedan. adresibilni registri. da se ne bi koristila dva registra. Kao bidirekcioni registar može da se koristi trostatički registar. integrisana kola se proizvode prema logičkoj šemi prikazanoj na slici. preko magistrale.21 8. registar D može biti bilo kog tipa. kako se češće skraćeno nazivaju. adresirani bit registra. dok. generisanjem takta. u registar D može upisati informacija iz bilo kog od registara A. Slika 8. Registri A. međutim. Logička šema adresibilnog osmobitnog registra je prikazana na slici 8. s obzirom da izlazi registra D nisu vezani na magistralu.Na slici 8.19 U slučaju kada digitalni uređaj treba ili da prima. informacija upisuje u samo jedan.20 Posebna klasa stacionarnih registara sa D flipflopoviraa su bit adresibilni stacionarni registri. Slika 8. U ovakve registre se.

Slika 8. Na osnovu analize sprovedene za mrežu sa slike 8. Mreža sa slike 8. svaka ćelija stacionarnog registra predstavlja D leč.23 prikazana je detaljna logička šema jednog od SR leč kola registra. uključujući ulazna NI kola. vidi se da su jednačine identične. tako da se analiza. visokom nivou.23.23 Poređenjem jednačina (8) sa jednačmama (6) i (7) .22 Da bi se analizirala prelazna stanja registra prilikom promene ulaznih promenljivih C i Dn na slici 8. odnosi i na mrežu sa slike 8. tako da se formiranjem proizvoda DQ eliminiše pojava lažne nule.24 Na Karnoovoj mapi na slici 8.10 TRANSPARENTNI STACIONARNI REGISTRI Karakteristika transparentnih registara je da. tako da je ekonomičnija za izradu.a.23 ima jedan invertor manje.23 je sekvencijalna mreža sa jednom povratnom petljom. Logička šema transparentuog registra je prikazana na slici 8. stacionarni registar sa SR leč kolima će ispravno funkcionisati samo ako su logički nivoi na D ulazima postavljeni za vreme t su pre taktnog impulsa i ako su stabilni za vreme dok je takt C aktivan. Mreža na slici 8.25. dok je kontrolni ulaz na aktivnom. izlaz registra prati promene ulaznih promenljiviih D. pa se analizom mreže mogu formirati jednačine narednog stanja i izlaza: A' = Q = CD + C A + DA Q = CD + A (8) Slika 8.15. a pamti zatečeno stanje na D ulazima kada kontrolni ulaz postane neaktivan. odnosno. 8.15.b. Jednačina (9) se proširuje za jedan član i postaje: 141 .25.24 Slika 8. ucrtana je kontura koja sadrži zajednička polja sa konturama sa slike 8. koja je sprovedena za mrežu sa slike 8.

Paralelni upis podataka može da se obavlja kao na slici 8.12 INTEGRISANI POMERAČKI REGISTRI Integrisani pomerački registri uglavnom koriste ivične D flipflopove. ili MS tipa. vremenski dijagram stanja flipflopova pomeračkog registra u zavisnosti od ulaznih promenijivih.b) 8.26.b) Q ' = LE ⋅ D + LE ⋅ Q + D ⋅ Q Mreža koja realizuje jednu ćeliju transparentnog registra leča je prikazana na slici 8.27.26 8.Slika 8. kako je to pokazano na slici 8.27. a na slici 8.b. većina registara koristi taktovan. realizovanog ivičnim D flipflopovima. (9) Slika 8. međutim. 142 . Na slici 8. Slika 8.27 (a. sinhroni paralelni upis.28.25 (a.27. U pomeračkim registrima se mogu koristiti JK ili D flipflopovi ivičnog.a prikazana je logička šema dvobitnog pomeračkog registra sa mogućnošću paralelnog upisa. odnosno.11 POMERAČKI REGISTRI Pomerački (Shift) registri su registri u kojima se zapamćena informacija taktnim impulsom pomera za jedno mesto.

29 u zavisnosti od kontrolnih signala S1 i So.Slika 8. informacija se pomera ulevo (D ka A). čak i kada postoji taktni impuls. • Za S1 S 0 = 01 .28 Na slici 8. registar radi kao pomerački registar udesno (A ka D). zavisno od kontrolnih signala S 0 i S1 dekoduje četiri različite funkcije registra: • Za S1 S 0 = 00 .29 prikazana je logička šema integrisanog bidirekcionog pomeračkog registra 74LS194. • Za S1 S 0 = 11 . taktnim impulsom se u registar upisuje informacija ABCD. 143 . pošto se delovanjem takta u svaki flipflop upisuje sopstveno stanje. • Za S1 S 0 = 10 . Slika 8. registar zadržava postojeće stanje. delovanjem takta. U sklopu pomeračkog registra je dekoder 2/4 koji.29 Tabela 19 prikazuje sledeća stanja flipflopova registra sa slike 8.

koja se naziva kružni brojač. sve dok izlaz registra ne postane "sve Slika 8. Upisana jedinica će sada da kruži kroz registar.a. nema mogućnosti reseta (CLR = 1).31 prikazan je vremenski dijagram kružnog brojača sa slike 8.13 BROJAČI SA POMERAČKIM REGISTRIMA (KRUŽNI BROJAČI) Spajanjem izlaza poslednjeg flipflopa u n-bitnom pomeračkom registru sa serijskim ulazom u isti registar (SOUT sa SIN). Na slici 8. Na slici 8. (Ring coutler)..30 Kružni brojač sa slike 8. a prilikom inicijalizacije je omogućeno da se u flipflop na poziciji 0 upiše Q0 = 1 . Slika 8. tako da mreža prelazi u režim rada pomeračkog registra. Nakon n taktnih impulsa (ne računajući inicijalizaciju).32 prikazan je vremenski dijagram brojača sa slike 8. a u sve ostale.32 144 . dobija se sekvencijalna mreža sa n stanja.14 SAMOPODEŠAVAJUĆI BROJAČI Na slici 8.. Q1 = Q2 = .8. signal L/S se postavlja na nivo L/S = 0. postaje Qn −1 = SOUT = SIN = 1 .30 ima stalno aktivne izlaze (OE= 1). tako da se u registar upisuju nule.32. Slika 8. = Qn −1 = 0 . tako da se sledećim taktom logičko stanje "1" ponovo upisuje u flipflop na poziciji 0. čime se informacija sa DAT ulaza upisuje u registar. Kada je bilo koji od flipflopova u stanju Q1 = 1 tada je SIN=0.30.30 prikazana je blok šema kružnog brojača realizovanog pomeračkim registrom. Inicijalizacija se obavlja tako što se za vreme dok je L/S=1 generiše takt. Nakon inicijalizacije.31 8.

33 Kružni brojač kod koga se na senjski ulaz dovodi komplement serijskog izlaza (poslednjeg flipflopa). a b c d e f g h a … S1 0 0 0 0 0 0 0 0 0 0 … S0 1 1 1 1 1 1 1 1 1 1 … CLR 0 1 1 1 1 1 1 1 1 1 … QA 0 0 1 1 1 1 0 0 0 0 … QB 0 0 0 1 1 1 1 0 0 0 … QC 0 0 0 0 1 1 1 1 0 0 … QD 0 0 0 0 0 1 1 1 1 0 … Tabela 20 Džonsonov brojač sa slike 8. formiran na ovaj način. kada postaje SIN = ( Q4 ) = 1. usled smetnje. Upisana jedinica nastavlja da kruži registrom. upisuje 1. bez obzira na 145 .34 prikazan je Džonsonov brojač realizovan pomeračkim registrom 74LS194 (prikazanim na slici 7. pošto stanje SIN=1 traje celu periodu taktnih impulsa. odnosno. tako da sledeći takt impuls u flipflop Q0 . Na slici 8. U tabeli 20 prikazana su sva stanja brojača.30. dovoljno je jedno dvoulazno NILI kolo. samopodešavajući kružni brojač od n flipflopova ima n+1 stanje. Slika 8.34 Stanje Inic. brojač će da zauzme ispravno stanje. naziva se Džonsonov (Johnson) brojač. Slika 8.29).nule". bilo koji od flipflopova promeni stanje. Ako tokom rada. slično kao i kružni brojač sa slike 8. u opštem slučaju. Kružni brojač. u slučaju da neki od flipflopova neregularno promeni stanje. imaće 5 različitih stanja. Da bi se ostvario samopodešavajući Džonsonov brojač. nastaviti da broji pogrešno. sve do ponovne inicijalizacije. nakon najviše n taktnih impulsa.34 će.

na izlaznim priključcima flipflopova će se dobiti talasni oblici prikazani na slici 8.35. Brojač sa m stanja je brojač modula m.35 prikazan je osmobitni samopodešavajući Džonsonov brojač ostvaren pomoću dva 4-bitna pomeračka registra 74LS194. priključi povorka taktnih impulsa (CLK). Slika 8. Na slici 8. Sa slike 8. takvi brojači se nazivaju sinhroni.36. 8. Ako se svi flipflopovi u brojaču taktuju zajedničkim taktnim impulsom. Slika 8.37 se vidi da stanja flipflopova Q3 do Q0.broj flipflopova u pomeračkom registru. a flipflopovi u mreži se ne prebacuju zajedničkim taktnim impulsom.15 BROJAČI Brojači su sekvencijalne mreže čiji dijagram stanja predstavlja repetitivni ciklus.37. Prema tome. u vremenskim intervalima označenim sa 0 do 15. ili osnova brojača. Broj je kodovan prirodnim binarnim kodom. obavlja funkciju brojanja taktnih impulsa. mreža prikazana na slici 8. prikazanih na slici 8. koduju binarni broj koji odgovara broju taktnih impulsa koji su do posmatranog intervala delovali na ulaz flipflopa na poziciji 0. Ako taktni impuls nije zajednički za sve fiipflopove brojač je asinhroni.35 8. Naziv takve mreže je asinhroni binarni brojač.36 Slika 8. Broj različitih stanja u ciklusu se naziva moduo.16 ASINHRONI BROJAČI Kada se na prvi u lancu ivičnih T flipflopova.37 146 .

nakon vremena t df prebaciće se flipfiop Q0 u stanje Q0=0 .. potrebno je da je ispunjen uslov: J i = K i = Q0 Q1Qi −2 Qi −1 = 1 (10) Mreža sa slike 8. pošto su JK ulazi flipflopa Qo priključeni na logički nivo 1. 147 . brojač prolazi kroz (privremena) stanja 4 i 0. tako da će. kada se brojač zatekao u stanju 7 i naiđe sledeci taktni impuls. mreža obavljati funkciju binarnog brojača. Iz razloga što se taktni impuls dovodi paralelno na sve flipflopove. kao na slici 8. To je trenutak kada svi flipflopovi u brojaču menjaju stanje.38 Sa slike se vidi da.39 Nakon stanja brojača 11. Na slici 8.Ista mreža se može realizovati korišćenjem ivičnih ili MS JK flipflopova. da bi se tek nakon vremena 4t df od aktivne ivice takta. tako da brojač prelazi u stanje 6. takav brojač se još naziva i paralelni brojač.01. Logička šema sinhronog brojača koji koristi ivične JK flipflopove prikazana je naslici 8. odnosno. a kroz flipflop sa tdF. priključi na taktni ulaz narednog flipflopa.39. s tim da su J i K ulazi svih flipflopova vezani za logički nivo 1 i da se Q izlaz svakog flipflopa u lancu. kod sinhronih brojača se svi flipflopovi sinhrono prebacuju zajedničkim taktnim impulsom.. zatim nakon vremena propagacije kroz ostale flipflopove u lancu. Na slici 8.38 prikazan je vremenski dijagram Slika 8.. našao u regularnom stanju 8..39 ispunjava uslov iz jednačine (19).36. 8.40 prikazan je vremenski dijagram prelaska brojača iz stanja 7 u stanje 8. Slika 8. Na dijagramu je vreme propagacije kroz logičko kolo označeno sa tdL. 10. da bi se obezbedilo da flipflop na i-toj poziciji promeni stanje.17 SINHRONI BROJAČI Za razliku od asinhronih brojača. sledeće stanje je 00.

COUT (Carry out). Za brojač od n flipflopova.down counters). minimalna perioda taktnih impulsa je Tmin = t df + (n − 1)t dl .41 se može vezivati u lanac istih takvih brojača na taj način što će se izlazni signal prenosa uslova brojanja (ili kraće. sledeće stanje brojača treba da bude binarni kod broja za 1 manji od zatečenog stanja. mogu da koduju rastući ili opadajući niz binarnih brojeva. Ovi poslednji se nazivaju obostrani brojači (up-dovm counters). Priključak CIN prvog brojača u lancu treba priključiti na nivo logičke jedinice. data izrazom (11) ostaje ista kao i za mrežu sa slike 8. a maksimalna učestanost je data izrazom: f max = 1 = 1 t df + (n − 1)t dl Tmin (12) 8.40 Maksimalna učestanost na kojoj brojač može da radi je data izrazom: f max = 1 = 1 t df + t dl Tmin (11) Slika 8. Na osnovu tabele 13 mogu se formirati jednačine za J i K ulaze svih flipflopova u mreži: J 0 = K 0 = 1. ne samo od vremena propagacije kroz flipflop i korišćene familije logičkih kola. U tabelu 22 su prikazani uslovi prelaska u sledeće stanje i sledeća stanja trobitnog brojača unazad realizovanog JK flipflopovima. Brojač unazad treba nakon svakog taktnog impulsa da dekrementira sadržaj.39. J 1 = K1 = Q 0 . zavisno od izabranog režima rada. već i od broja logičkih kola u lancu za generisanje prenosa. Logička jednačina uslova brojanja. Maksimalna učestanost na kojoj brojač može da radi zavisi.18 BROJAČI UNAZAD I OBOSTRANI BROJAČI Kao komponente digitalnih sistema koriste se i brojači koji koduju opadajući niz binarnih brojeva (brojači unazad . priključiti na ulazni priključak za prenos (CIN) narednog brojača. prenosa). i brojači koji. odnosno. J 2 = K 2 = Q 0 Q1 (13) 148 . a izbegnuta su I kola sa više od dva ulaza.Slika 8.41 Četvorobitni brojač sa slike 8.

43. dok je sinhroni brojač unazad sa serijskim prenosom prikazan na slici 8.42.44 149 . kako je već rečeno. Slika 8. J i = K i = SMER ⋅ Q0 Q1 ⋅ ⋅ ⋅ Qi − 2 Qi −1 + SMER ⋅ Q 0 Q1 ⋅ ⋅ ⋅ Q i − 2 Q i −1 (15) Slika 8. formiran je sinhroni brojač unazad sa paralelnim prenosom i prikazanje na slici 8. treba u zavisnosti od izabranog režima. tako da je: J i = K i = Q 0 Q1 ⋅ ⋅ ⋅ Q i − 2 Q i −1 (14) Na osnovu jednačina (13) i (14).42 Slika 8.43 Signali BIN i BOUT(borrov in. out) služe za kaskadno vezivanje brojača. Obostrani brojač se može sintetizovati koriićenjem jednačina (10) i (14). da broji unapred ili unazad.Stanje 7 6 5 4 3 2 1 0 7 … Zatečeno stanje Q2 Q1 1 1 1 1 1 0 1 0 0 1 0 1 0 0 0 0 1 1 … … Q0 1 0 1 0 1 0 1 0 1 … Uslovi prelaska J2K2 J1K1 J0K0 00 00 11 00 11 11 00 00 11 11 11 11 00 00 11 00 11 11 00 00 11 11 11 11 00 00 11 … … … Tabela 13 Q2 1 1 1 0 0 0 0 1 1 … Sledeće stanje Q1 1 0 0 1 1 0 0 1 1 … Q0 0 1 0 1 0 1 0 1 0 … Jednačine (13) se mogu generalisati. Obostrani brojač.

asinhronim signalom LOAD.19 BROJAČI SA PARALELNIM UPISOM Paralelni upis omogućava da se u brojač. Na slici 8. međutim. Slika 8.Na osnovu izraza formirane su kombinacione mreže za generisanje uslova brojanja za obostrani brojač sa paralelnim prenosom. Brojač Slika 8. Na slici 8.46(a.41. Tmin = t df + 2t dl Maksimalna učestanost takta je recipročna vrednost minimalne periode.b) je sa paralelnim prenosom i koristi odvojene taktne impulse za brojanje unapred (CUP) i za brojanje unazad (CDWN). Minimalna perioda taktnih impulsa je. uključujući obostrane. pre početka brojanja.47.45.45 Sinhroni brojači. tako da je omogućen paralelni upis proizvoljnog sadržaja u brojač. mogu biti sintetizovani i korišćenjem ivičnih T flipflopova.49 prikazani su 150 . upiše inicijalni sadržaj od kog će brojač početi da broji. Logička šema obostranog brojača sa serijskim prenosom je prikazana na slici 8.48 prikazana je dopunjena šema brojača sa slike 8. Brojač je sinhron iako se taktni impuls ne dovodi direktno na ulaz flipflopa. prema tome. Slika 8.47 8. Logička šema jednog stepena obostranog brojača sa T flipflopovima prikazana je na slici 7. tako da će se svi flipflopovi prebacivati jednovremeno. za sve stepene brojača taktni impuls propagira kroz isti broj logičkih kola.

Slika 8.b.49.50 Brojač sa slike 8. radi kao sinhroni brojač. BORROW = Q 0 Q1 Q 2 Q 3 ⋅ CDWN (16) i služe za kaskadno vezivanje više brojača. Dok je CLR =0 onemogućeno je i brojanje i upis novog sadržaja.48.c prikazan je brojač unazad sa mogućnošću paralelnog upisa. Svi flipflopovi se mogu resetovati signalom CLR. Kada je L/C=0. BORROW izlaz prethodnog na CDWN narednog. Brojač sa slike (c) menja stanje nakon uzlazne ivice taktnog impulsa.simboli za crtanje brojača. Slika 8.48 Slika 8. koji sadrži četiri stepena brojanja sa dograđenom mogućnošću paralelnog upisa. Izlazni signali CARRY i BORROW su dati jednačinama: CARRY = Q0 Q1Q2 Q3 ⋅ CUP.49 (a. s tim da se CARRY izlaz prethodnog brojača priključuje na CUP ulaz narednog. ima mogućnost paralelnog upisa podataka i može se resetovati signalom CLR. Na slici (b) je simbol obostranog brojača sa slike 8.48. 151 . odnosno. Na slici 8.51 za L/C = 1 radi kao stacionarni registar. Na slici (a) je prikazan simbol brojača sa slike 8.c) Logička šema brojača sa sinhronim paralelnim upisom je prikazana na slici 8.50.

. D1. bez obzira na logički nivo signala DAT..An-1 nazivaju se adresni ulazi . pored sinhronog upisa sadržaja.Programabilne logičke mreže -Programabilna logička mreža (programmable logic device –PLD) je integrisano kolo koje sadrži skup digitalnih kola.Brojači.. D2. -Mogu se podeliti na programabilne kombinacione mreže i programibilne sekvencijalne komponente ROM memorija (Read Only Memory) -To su memorije sa konstantnim sadržajem koje predstavljaju integrisana kola u koja se posebnim postupkom upisuje željeni sadržaj.51 9. A2.. A1. kada je sadržaj upisan.Dn-1 nazivaju se izlazi podataka -Programaranje ROM memorije je priključivanje izlaznih signala dekodera na ILI kola kodera -Memorijska reč je programirana informacija na svakoj adresi ROM memorije sa fiksnim sadržajem -Logička ILI kola u integrisanim ROM memorijama se mogu realizovati kao diodna 152 . Da bi se ostvario sinhroni reset. memorija se može samo citati Logička šema i simbol ROM memorije -Ulazni signali A0. mogu imati i sinhroni reset. Slika 8. najčešće međusobno jednakih. potrebno je na D ulazima flipflopova obezbediti logičku nulu.Izlazni signali D0.. koja se specifičnim postupcima mogu formirati (programirati) da obavljaju određenu funkciju.

Diodna ROM memorija -izlazi dekodera predstavljaju adresnu liniju -vertikalne linije predstavljaju linije podataka -linija podataka je na logičkom nivou 1 ako je priključena diodom na adresnu liniju. Na adresama gde se želi da izlazni podatak bude logička nula priključuje se NMOS. ako je dioda izostavljena logički nivo je 0 -Umesto dioda mogu se koristiti bipolarni ili MOSFET tranzistori ROM memorija sa NMOS tranzistorima NMOS tranzistori čiji su drejn priključci spojeni na istu liniju podataka formiraju NILI kolo. Programiranje opisanih ROM memorija se obavlja prilikom izrade integrisanog kola. Programabilne ROM memorije ( PROM ) Diodne PROM memorije se proizvode sa ugrađenim svim diodama. odnosno tranzistorima. a gde se želi logička jedinica. a redno sa svakom diodom je ugrađen topljivi osigurač. Zbog ovakvog načina programiranja ove memorije se nazivaju mask-ROM. Proizvođač na osnovu zahtevanog sadržaja formira masku za izradu integrisanog kola sa diodama. 153 . NMOS se izostavlja. Gejtovi NMOS tranzistora se vezuju na odgovarajuću adresnu liniju.

Proizvodi se sa ugrađenim svim tranzistorima tako da je sadržaj na svim adresama logička 0 . -glavni nedostatak PROM memorije je što se jednom upisani sadržaj ne može promeniti Programabilna ROM memorija sa mogućnošću brisanja U ovu grupu memeorije spadaju EPROM memorije.Tamo gde želimo da sadržaj bude nula izazove se pregorevanje osiguraca.programiranje se obavlja pregorevanjem osigurača. PROM programatora.Programibilna diodna ROM memorija -kada memorija nije programirana na svim mestima su jedinice. 154 .NMOS programabilna memorija sa osiguračima ugrađenim redno sa drejnom . EEPROM memorije i FLEŠ memorije -kao memorijske ćelije koriste se MOS tranzistori sa izolovanim gejtom. a na ostalim mestima ostaju jedinice. i to korišćenjem specijalnih uređaja. u koje se pomoću računara upiše željeni sadržaj. Programabilna NMOS ROM memorija .

svetlošću Programabilna ROM memorija sa mogućnošću električnog brisanja – EEPROM Upis logičke jedinice u ćeliju EEPROM. Da bi se na određenoj lokaciji upisala logička jedinica. . odnosno rasterećivanje izolovanog gejta obavlja se osvetljavanjem memorijske matrice UV. EPROM memorije (Eresable programmable read only memory ) EPROM memorija Kada EPROM nije programiran. tako da je sadržaj svih lokacija u memoriji nula. EEPROM i FLEŠ memorije se razlikuju po načinu upisa i brisanja sadržaja iz memorijskih ćelija. 155 . Kada se isključi povišeni napon izolovani gejt ostaje negativno naelektrisan.MOS tranzistor sa izolovan . Memorisanje logičke jedinice se obavlja ubacivanjem elektrona na izolovani gejt.a se obavlja dovođenjem povišenog napona na gejt memorijskog tranzistora. a brisanje sadržaje istiskivanjem elektrona iz izolovanog gejta. tako što se za brisanje na gejt priključuje napon suprotnog polariteta od napona za upis. odnosno na tom mestu je upisana logička jedinica. napon logičke jedinice na adresnoj liniji je dovoljan da formira kanal MOS tranzistora.brisanje EPROM memorije.svaki tranzistor ima dva gejta : -izolovani gejt okružen sa SiO2 -neizolovani kontrolni gejt Da li će tranzistor biti provodan ili ne zavisi od nagomilanog električnog tovara na izolovanom gejtu.izolacija obezbeđuje da tovar na gejtu ostaje više od 10 godina . željena linija podataka se priključuje na željeni napon (25V). EPROM. Brisanje EEPROM-a se obavlja električno.

Sve vrste memorija koje kao medijum za pamćenje koriste tranzistore sa izolovanim gejtom imaju ograničen broj upisa i brisanja sadržaja (104. . T3 su zajednički za celu memoriju.selekcioni ( Ts ) Tranzistori T1. Tako se smanjuje broj dekoderskih kola i fizički raspored komponenata memorije se približava kvadratnom obliku 156 .Memorijska ćelija EEPROM-a sadrži dva tranzistora : .memorijski sa izolovanim gejtom ( Tf ) .106).1 Dvodimenzionalno dekodovanje adresa memorije .ovo je omogućeno smanjenjem dimenzija linija i korišćenjem samo jednog tranzistora sa izolovanim gejtom po memorijskoj ćeliji .u okviru sektora sors priključci svih tranzistora sa izolovanim gejtom su spojeni zajedno i mogu se priključiti bilo na masu bilo na napon Vp (10 do 12V) Funkcionalna šema sektora FLEŠ memorije Pre brisanja sektora u sve tranzistore u sektoru mora se upisati logička jedinica. 9.primenjuje se za izradu memorija većeg kapaciteta.ona se odlikuje većom brzinom upisa i većom gustinom pakovanja . T2.zbog toga je ova memorija izdeljena na sektore . Posebna vrsta EEPROM memorija je FLEŠ memorija.

izlazni multiplekseri treba da budu sa bilateralnim prekidačima kako bi se omogućilo programiranje memorije. U slučaju da je memorija PROM.ROM memorija 32 x 2 sa dvodimenzionalnim dekoderom Dvodimenzionalno dekodovanje se primenjuje za sve vrste ROM memorija. EPROM ili EEPROM. Organizacija 64K x 8 ROM memorije - blok šema tipične ROM 2n x m memorije 157 .

Blok šema i simbol 2nx m ROM memorije Formiranje memorije većeg kapaciteta od čipova manjeg kapaciteta obavlja se tako što se na sve čipove priključe zajednički adresni ulazi sa nižim indeksima.signal CS se generiše za svaki čip posebno.izlazni Di priključci se priključuju na zajedničku magistralu .signal OE je takođe zajednički za sve memorijske čipove . . korišćenjem viših adresnih bita Formiranje memorije 64K x 8 pomoću čipova 32K x 8 Da bi sadržaj ROM memorija bio ispravno pročitan neophodno je voditi računa o vremenu propagacije unutar memorijskog čipa. Karakteristična vremena propagacije ROM memorija Za sve ROM memorije karakteristična su sledeća vremena : tAA – vreme pristupa nakon promene adrese( Access Time From Address ) tACS .vreme pristupa nakon selekcije čipa ( Access Time From Chip Select ) 158 .

priključeni su svi ulazni signali i komplementi ulaznih signala. Programabilni logički nizovi ( PLA ) - je kombinaciona programamabilna mreža pomoću koje može da se realizuje bilo koja funkcija oblika sume logičkih proizvoda ulaznih promenljivih Logička šema PLA komponente - - na svako od logičkih I kola. Diodna PLA komponenta 159 .tOE – vreme dozvole izlaza nakon OE ili CS ( Output Enable Time ) tOZ – vreme prelaska izlaza u stanje visoke impedanse (Output Disable Time ) tOH – vreme držanja podataka nakon promene adrese (Output Hold Time ) 9. mrežom sa slike mogu se formirati proizvoljnih 4 od mogućih 8 različitih logičkih proizvoda.Pregorevanjem osigurača u I matrici. Bipolarna PLA komponente se najčešće izrađuju kao matrica diodnih NI kola.2 Kombinacione programabilne komponente Formiranje suma logičkih proizvoda pomoću ROM memorija je neekonomično. koja formiraju proizvode ulaznih promenljivih. Iz tog razloga se izrađuju programabilni nizovi logičkih kola pomoću kojih se mogu programiranjem formirati samo željeni proizvodi i sume programski izabranih proizvoda. Pregorevanjem osigurača u ILI matrici u svakom od izlaznih ILI kola formira se željena suma logičkih proizvoda.

imaju programabilnu I matricu i 160 . kada se mogu. a baferima sa direktnim i komplementarnim izlazima simbolično su prikazani ulazni invertori Programabilni logički nizovi sa fiksnom ILI matricom PAL (Programmable Array Logic) Karakteristično za PAL komponente je da : .- na izlazu PLA se formira suma proizvoda PLA komponente se izrađuju i u NMOS i CMOS tehnologiji Mogu biti izrađene sa mogućnošću programiranja pregorevanjem osigurača ili sa MOS tranzistorima sa izolovanim gejtom. isto kao EPROM i EEPROM memorije brisati i ponovo programirati PLA komponenta sa mognćnošću brisanja Neprogramirana PLA Programirana PLA Standarni simbol za 3 x 2 PLA (4) - zvedicama su označeni neprovodni tranzistori simbolima za I i ILI kola označene su logičke funkcije I i ILI matrice.

izlazi iz PAL-a su trostatički invertori koji se aktiviraju programiranom kombinaciom ulaznih promenljivih -sadrži bidirekcione priključke. 161 .standardan način označavanja PAL komponenti je PALnLm gde je: . Dovođenjem višeg napona na pojedine priključke dolazi do pregorevanja osigurača ili do naelektrisanja izolovanog gejta zavisno od tipa komponente. odnosno pojedini priključci su ulazni ili izlazni zavisno od logičkog signala dozvole na izlaznom trostatičkom invertoru.L označava da se radi o logičkoj (kombinacionoj) PAL komponenti .m označava broj ILI kola u fiksnoj ILI matrici Proizvode se i PAL mreže sa dodatnim mogućnostima u odnosu na standardne PALnLm.fiksnu ILI matricu . Programiranje PAL komponenti se obavlja slično kao i ROM memorija.. Programibilna komponenta PAL16L8 .n maksimalan broj pomenljivih koje mogu da formiraju logički proizvod .

pa se nazivaju registarske PAL komponente Označavaju se sa PALnRm gde je : .m definiše broj flipflopova - 162 .3 Sekvencijalne programabilne komponente - ove komponente najčešće sadrže FLIP-FLOPOVE koji se pobuđuju zajedničkim taktnim impulsom i nazivaju se registarske PLD komponente Registarske programabilne komponente registarske PLD koriste programabilnu I i fiksnu ILI matricu.Logička šema formiranja sume proizvoda PAL-om 16P8A 9.n maksimalan broj promenljivih za formiranje logičkog proizvoda .R označava da se radi o registarskom PAL-u .

Flipflopovi imaju zajednički signal CLK.vreme postavljanja flipflopova tPD. a izlazni invertori zajednički signal dozvole OE. . Komponenta ima i 2 kombinaciona ulazno/izlazna priključka.- Logička šema komponente PAL16R6 komponenta sadrži 6 D-flipflopova koji su preko trostatičkih invertora izvedeni na izlazne priključke PAL-a.Za ispravno funkcionisanje svakog flipflopa nephodno je da se na kontrolnim ulazima uspostavi stabilan logički nivo.vreme propagacije od ulaza u PAL do izlaza invertora za povratnu spregu na I matricu (odnosi se samo na kombinacione izlaze) - 163 . To zavisi od različitih vremenskih parametara. Za registarsku PAL komponentu u katalozima se navodi : tCLK-vreme propagacije od aktivne ivice CLK do ulaznih priključaka u I kola (uključuje kašnjejne kroz flipflop i kroz interne invertore) tsu.

164 .Bidirekcioni pomerački registar realizovan PAL-om 16R6 Za ilustraciju primene PAL komponenti na ovoj slici je prikazan PAL16R6 programiran da obavlja funkciju bidirekcionog pomeračkog registra sa sledeće slike Bidirekcioni pomerački registar 74LS194 Pored registarskih PALnRm komponenti proizvode se i druge familije programabilnih registarskih PAL-ova od kojih su najpoznatije RP i X familije.

Segment registarskog PAL-a sa promenom polariteta Segment PAL-a 20x8 Zajedničko za sve kombinacione i sekvencijalne PAL komponente bilo koje familije je da imaju programabilnu I i fiksnu ILI matricu. Ovakve programabilne matrice se nazivaju savijeni NI (Folded NAND). Programabilne komponente sa više logičkih nivoa - to su komponente u kojima se kombinaciona mreža realizuje korišćenjem samo NI ili samo NILI logičkih kola. odnosno savijeni NILI (Folded NOR) nizovi. Programabilna savijena NI matrica Generisanje funkcije savijenom NI matricom -savijeni NI i NILI se uglavnom koriste za formiranje kombinacione mreže za dekodovanje. 165 . Naziv savijeni niz je proizašao iz konfiguracije matrice pošto se izlaz svakog logičkog kola u matrici savija i vraća na programabilnu matricu kao ulazni signal za druga kola.

Njom se formiraju i kombinacione mreže za generisanje izlaznih funkcija kombinacionih izlaza i uslov za generisanje signala LE.- Logička šema programabilne komponente XL78C800 Ova slika ilustruje segment programabilne sekvencijalne mreže koja koristi savijenu NILI matricu. Ova komponenta programira se i kao EEPROM memorije. Njen priključak IOj može biti i izlazni i ulazni. Savijenom NILI matricom se obezbeđuje formiranje kombinacione mreže za dekoder sledećeg stanja za registarske ulaze. ako postoji potreba za memorisanjem ulaznih signala. LCA (Logic cell array) nizovi logičkih ćelija -razvijeni sredinom 80-ih -specifičnost LCA komponenti je da sadrže više desetina logičkih blokova koji se mogu programski konfigurisati da obavljaju rauličite kombinacione ili sevencijalne funkcije. Programabilni logički blok 166 .

Poluprovodnička memorija. Poluprovodničke memorije mogu biti statičke i dinamičke. Naziv RAM dolazi od engleskog naziva random access memory (memorija sa slučajnim pristupom). Magnetne i optičke memorije se uglavnom koriste za memorisanje velikog broja digitalnih informacija. tako da ove memorije spadaju u klasu postojanih memorija. Zavisno od medijuma na kome se informacija pamti. Selekcija registra u koji će se upisati. ili iz koga će se pročitati informacija. Poluprovodničke RAM memorije gube sadržaj kada se isključi napon napajanja. neophodno je periodično obavljati "osvežavanje" memorije. Da bi informacija ostala zapamćena u dinamičkoj memoriji. tako da spadaju u klasu nepostojanih memorija. matrice za selekciju formiranih logičkih proizvoda i programabilnog flipflopa.1 STATIČKE POLUPROVODNIČKE MEMORIJE Statička RAM memorija (SRAM) predstavlja skup stacionarnih registara sa zajedničkim ulaznim i izlaznim priključcima. zbog neophodnih mehaničkih pomeranja diska ili trake. najčešće se koriste poluprovodničke. obavlja se adresnim dekoderom. u koju se može i upisati i pročitati informacija u proizvoljnom trenutku. MEMORIJE Memorije u digitalnim sistemima predstavljaju sklopove u koje se može upisati i iz kojih se može pročitati informacija. Informacija u ovim memorijama ostaje zapamćena i kada je isključeno električno napajanje. naziva se RAM memorija. 10. Informacija upisana u statičku memoriju ostaje zapamćena sve dok je memorija priključena na napon napajanja. Vreme upisa i čitanja informacija je relativno dugačko. magnetne i optičke memorije.Makroćelije Makroćelija ALTERA serija 7000 -makroćelija se sastoji od I matrice za formiranje logičkih proizvoda. što na neki način označava da je vreme za upis ili čitanje. nezavisno od adrese na kojoj se čitanje ili upis obavlja. 10. Logička šema statičke RAM memorije sa jednodimenzionalnim dekoderom prikazana je na slici: 167 .

kao i o vremenu postavljanja i vremenu držanja memorijskih komponenti. treba voditi računa o karakterističnim vremenima propagacije kroz kontrolna kola memorije. čime su podaci upisani u i-ti registar memorije pristupačni na izlaznim priključcima DOUT0.Vreme postavljanja CS pre kraja upisa (chip select setup before end of write).Vreme postavljanja podataka pre kraja upisa (dala setup time before end of write). tDS . A1.U svaki od 2n stacionarnih registara može se upisati po jedna digitalna reč od m bita. DOUT1.An-1 koduje se lokacija i-tog memorijskog registra.Vreme postavljanja adrese pre upisa (address setup time before write).. Postavljanjem CS=1. Sve adresne linije moraju da ostanu stabilne nakon WE impulsa.. kako bi se obezbedio ispravan upis sadržaja u i-tu memorijsku lokaciju. Na slici je prikazan vremenski dijagram upisnog ciklusa u i-ti registar memorije: Označena su minimalna vremena između aktiviranja i deaktiviranja pojedinih signala. Da bi podaci bili ispravno upisani i pročitani iz RAM memorije. selektuje se memorijski čip i dovođenjem impulsa na kontrolni ulaz WE (write enable) u selektovani registar se upisuje sadržaj prisutan na DIN0. DOUTm-1. Sadržaj ostaje upisan sve dok se istim postupkom ne promeni ili dok se ne isključi napon napajanja.DINm-1 ulaznim linijama podataka. aktiviraju se izlazni trostatički baferi. Čitanje upisane digitalne informacije obavlja se adresiranjem i-tog registra. tCSW . Ovo vreme zavisi od vremena postavljanja korišćenih memorijskih elemenata. Navedena tri vremenska intervala definišu dužinu ciklusa upisa u memoriju. tWP . Adresnim ulazima A0.…. Značenje karakterističnih vremenskih intervalaje: tAS . Adresna linija wi se postavlja na logički nivo wi =1. DIN1.. Širina upisnog impulsa treba da bude veća od vremena potrebnog za upis sadržaja u bistabilni element u memoriji. 168 .. upisni ciklus u neku drugu lokaciju može da počne nakon vremena tWC = tAS + tAH + tWP od trenutka kada su adresne linije za upis informacije na adresi i postale stabilne. čime se izlazna trostatička kola selektovanog registra priključuju na izlazne linije podataka.Širina upisnog impulsa (write pulse width). tAH ..Vreme držanja adrese nakon upisa (address hold time after write).….. Signal WE ne sme da postane aktivan pre isteka tAS od trenutka kada su sve adresne linije zauzele stabilnu vrednost. Postavljanjem CS=1 i OE=1. odnosno.

L=0. Ako je u memorijsku ćeliju i na slici. Takode. što ima za posledicu obaranje naponskog nivoa linije Q. Tranzistor T7 postaje provodan. su nekoliko puta veće od otpornosti kanala selekcionih tranzistora Ts odnosno Ts*. Da bi u SR leč mogao da se upisuje željeni sadržaj neophodno je da. Da bi se pročitao sadržaj ćelije i. Tranzistor T7 služi za selekciju kolone. otpornosti kanala tranzistora T1 i T2 moraju biti znatno veće od otpornosti kanala tranzistora u leč kolima. što preko provodnog tranzistora Tsi prebacuje SR leč ćelije i. Radi veće gustine pakovanja. napon na S. potrebno je selektovati kolonu postavljanjem wk=1. u jednoj koloni mogu biti od nekoliko stotina do nekoliko hiljada memorijskih ćelija. znatno niži od VDD. dok je na neinvertujućem niži napon. Pošto je gejt tranzistora T3 na naponu VDD. Kada se upisuje 0. Zavisno od kapaciteta memorije. Na ovaj način je broj tranzistora memorijske ćelije sveden na 6. za vreme čitanja. kada je selektovan red. NILI kola na slici. a tranzistor T4 će ostati neprovodan jer je napon V0 niži od praga provođenja tranzistora T4. T3 i T7. Na invertujućem ulazu diferencijalnog pojačavača biće napon VDD. što je sadržaj ćelije i. koji formiraju leč kola. podaci moraju ostati stabilni. kada je ćelija selektovana (yi = 1. su zajednički za sve kolone na koje su priključene memorijske ćelije u koje se upisuje podatak DINp. a tranzistori T5 i T6 ostaju neprovodni pošto je. U cilju smanjenja broja dekoderskih kola i u cilju formiranja kvadratne matrice memorijskih ćelija RAM memorije se izrađuju sa dvodimenzionalnim dekodovanjem. NMOS tranzistori T1 do T6 i selektovani SR leč.L=0 aktiviraju T6. Ako u ćeliju i treba upisati sadržaj 1. Kada se. dok su NILI kola i tranzistori T1 do T7 zajednički za celu kolonu. i Tf2. postavljanjem Yi=1. nakon što WE postane neaktivan. tranzistor T3 je provodan. priključuje na zajedničke linije Q i Q . DINp=0 i CLK.L na neaktivnom. NMOS tranzistorima Ts i Ts*. 169 . prilikom upisa. obara naponski nivo linije Q . Tranzistori T8 i T9. visokom nivou. Na slici je prikazana šema jedne kolone RAM memorije u CMOS tehnologiji. određen otpornostima kanala provodnih tranzistora T9. selektuje red. a na liniji Q će biti napon V0.Vreme držanja podataka nakon kraja upisa (dala hold time after end of write). upisana logička nula. wk = 1). signal CLK. formiraju D leč. na ulaz DINp se postavlja DINp=l i aktivira se upis postavljanjem CLK. tranzistori Tsi i Tsi* postaju provodni i priključuju ćeliju i na Q i Q linije. otpornosti kanala tranzistora Tf3 i Tf4. Iz tog razloga. tranzistora za upis T5 i T6 i tranzistora za selekciju kolone T7.tDH . Za vreme tDH. Svaka memorijska ćelija je SR leč kolo formirano od dva CMOS invertora koje se. Naponski nivo linije Q biće VDD. Tranzistor T5 postaje provodan. Kada se postavi OE=1. kao i trostatički diferencijalni pojačavač. u SR leč kolu su provodni tranzistori Tf2 i Tf4. odnosno R priključku bude niži od praga provođenja tranzistora Tf1. teži se da memorijske ćelije imaju što je moguće manji broj tranzistora. na izlazu pojačavača biće DOUTp=0.

Maksimalno se prave do kapaciteta 64Kx8 i zavisno od tipa. kroz provodni tranzistor. a i zbog male kapacitivnosti kondenzatora Cu. na liniju "selekcija kolone" dovede napon VDD ili 0. bidirekcionim priključcima za podatke. Bipolarne memorije su po pravilu brže. Prilikom čitanja memorijske ćelije.kako bi se obezbedilo da napon V0. ali znatno manjeg kapaciteta. pa je i kapacitivnost kondenzatora veoma mala (reda 10-13 F). Kad bi otpornost MOS tranzistora. odnosno T4. izlazni trostatički pojačavači u stanju visoke impedanse. takođe se selektuje red. eksponencijalno opada i nakon nekoliko ms zapamćena informacija bi se izgubila. 10. vreme pristupa se kreće u granicama od 12 ns do 150 ns. 4 ili 8 bita podataka. a RAM memorija koja sadrži ćelije kojima je neophodno periodično osvežavanje se naziva dinamička RAM memorija. svakih 2 do 4 ms treba ponovo upisivati informaciju u memorijsku ćeliju. a kada se selektuje red. ili skraćeno DRAM. prilikom čitanja. a najbrže se izrađuju u ECL tehnologiji gde vreme pristupa može biti i manje od 10 ns. statičke RAM memorije se često izrađuju sa zajedničkim. Ovakva memorija bazira pamćenje informacije na električnom punjenju kondenzatora. Statičke memorije se u CMOS tehnologiji izrađuju sa jednim. Zbog konačne otpornosti neprovodnog MOS tranzistora. Na slici je prikazana jedna ćelija memorije kod koje se informacija pamti na taj način što se. kada je zapamćena logička jedinica. Na slici je prikazana kontrolna logika za RAM sa bidirekcionim priključcima. Pošto se upis i čitanje iz memorije nikad ne obavlja jednovremeno. Da bi se realizovala memorija sa većom gustinom pakovanja konstruisana je memorija sa samo jednim tranzistorom i jednim kondenzatorom po memorijskoj ćeliji. za vreme dok je neprovodan. prilikom upisa. tako da se. Da se ovo ne bi dogodilo. kondenzator u memorijskim ćelijama je veoma malih dimenzija. Obezbeđeno je da su prilikom upisa. napon na kondenzatoru bi ostao nepromenjen sve do ponovne selekcije reda. Da bi se postigla velika gustina pakovanja. MOSFET tranzistor postaje provodan tako da se kondenzator CM napuni na napon VDD ili se isprazni na 0 V.2 DINAMIČKE POLUPROVODNIČKE MEMORIJE Svaka memorijska ćelija u statičkoj RAM memoriji se sastoji od najmanje četiri do šest tranzistora. kada je WE=1. napon sa kondenzatora CM prenosi na liniju selekcije kolone i može se pročitati. 170 . bila beskonačno velika. zapamćeni napon na kondenzatoru. Ponovni upis se naziva osvežavanje sadržaja. bude niži od praga provođenja tranzistora T3.

gde je VTM minimalan napon na memorijskom kondenzatoru koji će se detektovati kao logička jedinica. promena napona na liniji kolone svega 100-200 mV. odnosno logičkog nivoa na liniji kolone. generisanjem upisnog signala W. Za vreme dok ni jedna od memorijskih ćelija nije priključena na liniju kolone tranzistor T3 je provodan i ulaz pojačavača (linija kolone) je priključen na napon jednak pragu provođenja pojačavača.Svaka ćelija memorije se sastoji od jednog MOS tranzistora i jednog memorijskog kondenzatora CMi. odnosno. na izlazu pojačavača će biti Vizl = VDD. Jednovremeno se signalom SEL=1 isključuje tranzistor T3. Naponi Vul i Vizl postaju nula. koja je 10 do 20 puta veća od kapacitivnosti CMi. Pretpostavljeno je da je raniji sadržaj ćelije i bio 1. Ako je naponski nivo Vul veći od VTA. 171 . pošto selektovani CMi sa Cp formira kapacitivni razdelnik napona. Kod memorija velikog kapaciteta broj ćelija priključenih na jednu kolonu može biti više hiljada. U trenutku t0 selektovana je i-ta ćeliji postavljanjem Yi=1. čitanja i osvežavanja sadržaja i-te memorijske ćelije u koloni memorije prikazan je na slici. TMi postaje provodan i priključuje CMi na liniju kolone. na izlazu pojačavača će biti nulti naponski. koristi se osetljivi pojačavač A sa pragom provođenja podešenim na napon VTA. pošto je DIN=0. odnosno da je na memorijskom kondenzatoru CMi napon veći od VTM. Postojanje kapacitivnosti Cp prouzrokuje da je. Vremenski dijagram upisa. za detekciju naponskog. a ako je ulazni nivo napona manji od praga provođenja. prilikom čitanja. tako da je linija kolone relativno dugačka i sa podlogom čipa formira parazitnu kapacitivnost Cp. a preko još uvek provodnog TMi i kondenzator memorijske ćelije CMi. odnosno logički nivo. U trenutku t1. kondenzator Cp je napunjen na napon VTA. Iz tog razloga. preko T2 prazni se kondenzator Cp.

dinamičke memorije uvek koriste dvodimenzionalno dekodovanje. kondenzator CMi se prazni i zapamćeni napon opada po eksponencijalnom zakonu. selekcijom i-te ćelije porast napona Vul će biti dovoljan da izlazni pojačavač detektuje visok logički nivo. odnosno da bi se osvežilo zapamćeno stanje. uključuje se T1 čime se kondenzatori Cp i CMi prazne kroz malu izlaznu otpornost pojačavača. čime postaje SEL=0. Ako napon kondenzatora opadne ispod napona VTM. Zbog konačne otpornosti zakočenog tranzistora TMi. informacija će biti izgubljena. Izlazni napon pojačavača postaje neodređen s obzirom da je napon VTA napon praga provođenja. U trenutku t7 signalom upisa W otvara se T2. Preko T3 se na ulaz pojačavača priključuje VTA. za razliku od starijih tipova dinamičkih memorija. da bi broj spoljnih priključaka bio što manji. Kako digitalni sistemi u kojima se koriste memorije nemaju potrebu da čitaju sve memorijske lokacije u regularnim vremenskim intervalima. U trenutku t7. pada ispod nivoa VTA. Takode. Ako čitanje usledi pre nego što napon VMi opadne do napona VTM. ne mora da vodi računa o redosledu generisanja adresa za osvežavanje. Osvežavanje se obavlja adresiranjem svakog reda i postavljanjem R=l. u trenutku t3 ponovo je selektovana ćelija i postavljanjem Yi=1. Čitanje zapamćene jedinice počinje u trenutku t9. U trenutku t11 uklanjanjem selekcije i signala čitanja. u vremenu između t4 i t5. Da bi memorija bila raspoloživa za upis i čitanje sadržaja. sinhrono sa signalom R. tako da korisnik. koči se tranzistor TMi i memorijski kondenzator ostaje napunjen na naponu VDD. Zbog SEL=1 isključuje se T3 i Cp se prazni u CMi tako da napon na liniji kolone postaje niži od VTA što prouzrokuje da izlazni napon pojačavača bude 0. Primer organizacije memorije DRAM 64Kx1 prikazan je na slici: 172 . nezavisno od zahteva za upis ili čitanje. a Vizl je neodređen. neophodno je da postoji lokalni kontroler dinamičke memorije koji će. napon na memorijskom kondenzatoru ponovo počinje da opada. Osvežavanje sadržaja ćelije i se ponavlja u vremenskom periodu od t12 do tl4. ponovnom selekcijom ite ćelije. tako da se napon sa DIN ulaza prenosi na liniju kolone. Provodan T3 obara napon linije kolone na VTA. tako daje prethodno zapamćeno stanje "osveženo". memorije se izrađuju sa zajedničkim adresnim ulazima za selekciju reda i selekciju kolone. Da bi prethodno zapamćena informacija u ćeliji i bila dostupna na izlaznom priključku DOUT. kada postaje Yi = 0. Napon VMi na memorijskom kondenzatoru CMi ostaje 0. Pošto je CMi bio prazan. Napon Vul se povećava tako da je na izlazu pojačavača napon VDD. U vremenu između t5 i t6 na kondenzatoru CMi ostaje nulti napon. Savremene dinamičke memorije su kapaciteta od 64Kx1 do 1Mx4. U trenutku t4. tako da postaje Vizl = 0. Kod realnih memorija vreme držanja napona na memorijskom kondenzatoru iznosi nekoliko ms. adresiranje svih lokacija bi trajalo duže od vremena potrebnog za osvežavanje. generisanjem R=1. signalom R u trenutku t10 napon linije kolone postaje ponovo VDD. treba generisati signal OE. što ponovo dopunjava memorijski kondenzator na napon VDD. Uključivanjem tranzistora T1.U trenutku t2 ukida se signal za upis W i signal selekcije Yi. u cilju sniženja cene memorijskog čipa. a da bi informacija ostala zapamćena. Da bi se pročitao sadržaj ćelije i. U okviru integrisanog kola se nalazi i kontroler osvežavanja. čime se CMi i Cp pune na napon VDD. Ovim je regenerisan nulti naponski nivo na memorijskom kondenzatom CMi. neophodno je da se ciklus čitanja ponovi pre nego što VMi opadne na VTM. a ako je memorija velikog kapaciteta. proces osvežavanja memorije treba da se obavi u što kraćem vremenu. napon Vul. da osvežava sadržaje svih lokacija. U tom cilju. Upis logičke jedinice u lokaciju i počinje u trenutku t6 selekcijom ćelije. a osvežavanje se obavlja jednovremeno u svim ćelijama u jednom redu. kako bi za vreme osvežavanja DOUT izlaz bio u stanju visoke impedanse. s tim što je za vreme osvežavanja onemogućen izlaz (OE = 0). Ovim je u memorijsku ćeliju i upisana vrednost logičke nule. posto je Vul =VTA.

173 .L = 1). u zavisnosti od smera. Kontrolnim signalom WE.L se definiše pristup memoriji radi upisa (WE. A i B. ili radi čitanja (WE.Memorija sadrži 216= 65536 memorijskih ćelija raspoređenih u matricu od 256 redova i 256 kolona. Feroelektrični efekat je osobina materijala da zadrži električnu polarizaciju u odsustvu električnog polja.L (row address strobe) se broj reda upisuje u registar reda. Feroelektrični materijal je neosetljiv na magnetno polje. Svaka od 256 kolona sadrži izlazno-ulazna kola. Uprošćeni model kristala feroelektričnog materijala prikazan je na slici: Centralni atom ima dva stabilna položaja. Primenjeno (interno) električno polje će. centralni atom zadržava položaj u kome se zatekao.L = 0). pomerati centralni atom u jedan od stabilnih položaja. 10. Naziv "feroelektrični efekat" je izveden na osnovu sličnosti sa osobinama feromagnetnih materijala da zadržavaju magnetnu polarizaciju i u odsustvu spoljnog magnetnog polja. što omogućava izradu postojanih RAM memorija koje zadržavaju sadržaj i po nestanku napona. Adresiranje memorijske ćelije se obavlja na taj način što se adresnim ulazima Ai koduje željeni broj reda i signalom RAS.FRAM).3 FRAM MEMORIJE Krajem 1994 godine pojavila se feroelektrična memorija sa slučajnim pristupom (ferroelectric random access memory .L (column address strobe) se binarno kodovana adresa kolone upisuje u registar kolone. Kada se primenjeno električno polje ukine. Zatim se istim adresnim linijama koduje broj kolone i signalom CAS. a konstrukcija FRAM memorija je takva daje sama memorijska komponenta zaštićena od spoljnjeg električnog polja.

na primer. tada će se takav kondenzator ponašati kao kondenzator promenljive kapacitivnosti. Međutim. ali sada u oba kondenzatora generišu polje istog smera. a na adresnu liniju i napon Vdd. Ova promena kapacitivnosti se koristi za formiranje memorijskih. bistabilnih. kapacitivnost će biti relativno mala. Zajednička linija se stalno drži na potenccijalu Vdd/2. na adresi i treba da se upiše podatak Q = 1. a u kondenzatoru CQ u stabilno stanje B. Centralni atomi u dielektriku kondenzatora CQ neće promeniti stabilno stanje. ponovo oba tranzistora postaju provodna. Za upis u FRAM memorijsku ćeliju dovoljno je primeniti električno polje u trajanju reda 100 ns. Zbog povećane kapacitivnosti CQ za vreme postojanja adresnog impulsa. biće utrošena energija. (pošto je zajednička linija na potencijalu Vdd/2. pošto je nakon čitanja podatak izbrisan. Očekuje se da će FRAM memorije potisnuti EEPROM memorije.4 PRIMENA RAM MEMORIJA Poluprovodničke RAM memorije su sastavni deo svakog računarskog sistema. električno polje u ova dva kondenzatora je suprotnog smera). 10. dok se kod FRAM memorija očekuje da broj ciklusa upisa bude veći od 1010. Kada se adresira i-ta ćelija (dovođenjem kratkotrajnog impulsa na adresnu liniju i). što se manifestuje kao povećana kapacitivnost. (što zbog utroška energije ima efekat povećane kapacitivnosti). dok EEPROM zahteva 10 do 15 V. naime. dok će u kondenzatoru CQ preći iz stanja B u stanje A. elemenata. Radni napon FRAM memorija je 5 V. ako se centrlni atom pomera pod dejstvom električnog polja. napon na liniji VQ će biti niži od napona VQ i na izlazu komparatora će se generisati impuls Dout=1. Oba MOSFET tranzistora u ćeliji postaju provodna. Na slici je prikazana jedna kolona FRAM memorije. Za upis podataka u memoriju na linije podataka se dovode prava i komplementarna vrednost binarnog podatka za upis. Da bi se pročitao sadržaj i-te ćelije na obe linije podataka se dovodi isti napon VQ = VQ = Vdd . do više Gb 174 . Kondenzatori CQ i CQ su kondenzatori sa feroelektričnim dielektrikom. Međutim. Ako. Ovakav način čitanja memorije se naziva destruktivan.Ako se feroelektrični materijal (sačinjen od opisanih kristala) iskoristi kao dielektrik kondenzatora. na linije podataka se dovode naponi: VQ = Vdd i VQ = 0 . dodatna logička mreža ugrađena u memorijsku komponentu obezbeđuje da se pročitan podatak ponovo upiše u istu memorijsku ćeliju. EEPROM memorije imaju ograničen broj izmena sadržaja 104 do 105 ciklusa upisa. Ovo stanje ostaje zapamćeno bez obzira na postojanje napona napajanja. Potreban kapacitet RAM memorije se kreće od nekoliko desetina Kb za specijalizovane mikroračunarske sisteme. Centralni atomi u kristalima dielektrika kondenzatora CQ će se postaviti u stabilno stanje A. ako se centralni atom zatekao u položaju da primenjeno električno polje ne pomera atom.

struja napajanja se impulsno poveća za nekoliko desetina mA po čipu. Na slici je prikazan primer povezivanja memorije na sistem koji ima mogućnost adresiranja 1M (220) memorijskih reči. tako da prilikom korišćenja DRAM memorija treba posebno voditi računa o filtraciji napona napajanja. Ove impulsne promene struje mogu da generišu električne smetnje. a na raspolaganju su memorijski čipovi kapaciteta 8Kx8. cena DRAM memorije je niža od SRAM istog kapaciteta. a time zauzimaju manje prostora na štampanoj ploči. tako da se koriste u sistemima gde se zahteva visoka pouzdanost. do 4Mbita (4Mxl). ako su u pitanju statičke memorije. Dinamička memorija zahteva periodični impuls za osvežavanje svakih nekoliko ms. potrebno da se realizuje memorija od 64Kbyte (64Kx8). na primer.5 ORGANIZACIJA STATIČKE MEMORIJE VEĆEG KAPACITETA U računarskim sistemima se razmena podataka sa memorijom uglavnom obavlja preko sistemske magistrale koja sadrži skup adresnih linija.za velike super-računare. Potrošnja struje dinamičkih memorija je znatno veća nego statičkih.5 do 16 Mb. upis i čitanje memorije se obavlja mrežom sa slike a. za realizaciju RAM memorije računarskog sistema neophodno je koristiti više čipova. Ako je. s obzirom da imaju veću gustinu pakovanja. aktivni na niskom nivou. Kako se integnsana memorijska kola komercijalno izrađuju do kapaciteta 64 Kbyte (64Kx8). DRAM memorije se češće koriste. skup linija podataka i skup kontrolnih linija. ima zajedničke ulaznoizlazne priključke za podatke. Statičke memorije su manjeg kapaciteta po čipu. Izabrano je da se na segmentu memorijskih adresa od 20000h do 2FFFFh koristi statička RAM memorija. Pošto su na magistralama kontrolni signali. za formiranje takve memorije potrebno je 8 čipova. Selekcija čipa. ako su memorije dinamičke. 175 . po pravilu. a koriste se u sistemima gde se zahteva veća brzina pristupa memoriji i manja potrošnja struje iz izvora za napajanje. Takođe je verovatnoća greške kod statičkih memorija manja nego kod dinamičkih. memorijski čipovi se najčešće izrađuju sa kontrolnom mrežom čija je logička šema: Memorija na slici b. I pored ovih nedostataka. odnosno. Dinamičke memorije zahtevaju manji broj integrisanih kola nego statičke. a prilikom svake selekcije reda. 10. Zbog manjeg broja čipova i jednostavnije štampane ploče. Kapacitet RAM memorije personalnih računara je najčešće u granicama od 0.

dok memorije sa četiri bita po adresi. dok će DIOi priključci svih ostalih čipova ostati u stanju visoke impedanse. Pakovanja sa jednim bitom podatka po adresi imaju razdvojeni priključak za ulaz i izlaz podatka (DIN i DOUT). Jednovremeno su ulazi WE na svim memorijskim čipovima na aktivnom nivou. Istim. Noviji tipovi memorija. Osvežavanje se inicira signalom RAS. Ulazno-izlazni priključci memorijskih čipova su međusobno paralelno povezani i obrazuju lokalnu memorijsku magistralu. Upis u memoriju se obavlja postavljanjem signala UPIS.6 ORGANIZACIJA DINAMIČKE MEMORIJE VEĆEG KAPACITETA Komercijalno raspoložive dinamičke memorije se izrađuju u pakovanjima sa jednim bitom po adresi i četiri bita po adresi. se aktiviraju predajni baferi na sistemsku magistralu. Dinamičke memorije bez ugrađenog kontrolera zahtevaju eksterni brojač za kodovanje adrese osvežavanja. koja je preko bidirekcionih bafera povezana na sistemsku magistralu podataka. kako je već rečeno. čime se aktiviraju prijemni baferi sa sistemske magistrale. međutim.L i CAS. IZL. Na slici su prikazani logički simboli za najčešće korišćene dinamičke memorije. izlazi dekodera su. pročitan sa adresirane lokacije selektovanog čipa prisutan na magistrali podataka. imaju ugrađen kontroler za osvežavanje.Pošto za čitanje i upis u memoriju treba zadovoljiti propisanu vremensku sinhronizaciju adresnih. takode. 176 .L signalom. visokom nivou.L. Selekcija reda. Čitanje podataka iz memorije se obavlja aktiviranjem signala IZL. Kada MSEL.L na aktivan nivo. po pravilu imaju bidirekcione ulazno-izlazne priključke (DIOi).L signala. aktivnim na niskom logičkom nivou. a osvežavanje se inicira signalom CAS za vreme dok je signal RAS neaktivan. tako da je podatak. podatak će se upisati samo na adresiranu lokaciju selektovanog čipa. Sve dinamičke memorije imaju adresne priključke zajedničke za redove i kolone. neaktivni. kontrolnih i signala podataka. Za vreme dok je MSEL.L se definiše trenutak aktiviranja CSi. adresirani memorijski čip se selektuje nakon vremena propagacije kroz dekoder.L na neaktivnom.L postane aktivan.L. kontrolnim signalom MSEL. 10. obavlja se signalima RAS. odnosno kolone. Na lokalnu magistralu memorije se priključuju trostatički izlazi selektovanog čipa.

ili složenog eksperimenta. Pošto memorijski čipovi imaju zajedničke adresne ulaze za kodovanje reda i kolone. Memorija je bez internog kontrolera osvežavanja. trostatičkim kolima je formiran multiplekser adresnih linija. često je potrebno u digitalni sistem uneti parametre koji treba da ostanu zapamćeni i nakon isključivanja uređaja. sa mogućnošću adresiranja 220 adresa. koje koduju adresu kolone. ili akumuiatorske baterije koja će da napaja memoriju i kada nema mrežnog napajanja. ili će se iz memorije pročitati.L u registre kolona svih čipova upisuje adresu kolone. tako da je za realizaciju zadatog kapaciteta potrebno 8 čipova. 10. U svakom od čipova se memoriše odgovarajući bit podataka na svim adresama. Baterijski podržane memorije (battery back-up RAM) Principijelna šema RAM memorije sa rezervnim baterijskim napajanjem data je na slici: 177 . Jedan od načina da se sačuvaju podaci u RAM memoriji i nakon nestanka napona napajanja je priključivanje suve. odnosno. na ulaze čipova su priključene adresne linije A10 do A19. U mnogim primenama. Aktivna ivica signala CAS. sadržaj sa adresirane lokacije. Aktivnom.Na slici je prikazana organizacija dinamičke memorije kapaciteta 1Mx8. Kada je selekcioni signal RA=l. Zavisno od nivoa signala WE u trenutku generisanja signala CAS.L.7 MEMORIJSKE KOMPONENTE ZA SPECIFIČNE PRIMENE Poluprovodničke RAM memorije spadaju u klasu nepostojanih memorija. Adresni i kontrolni signali su zajednički za sve čipove memorije. Memorija koristi čipove 1Mx1. Kada je aktivan selekcioni signal CA. s obzirom da gube sadržaj prilikom nestanka napona napajanja. Takođe. silaznom ivicom signala RAS. na adresne ulaze memorijskih čipova su priključene linije magistrale A0 do A9. a koristi se u sistemu sa 20 adresnih linija. sa adresne magistrale. Nepredviđenim nestankom napona napajanja bi ovi podaci bili izgubljeni.L se u registre reda u svim čipovima upisuje kodovana adresa reda. za vreme rada sistema u RAM se upisuju podaci koji su rezultat dužeg rada. u memoriju će se upisati.

Dioda D1 je sada neprovodna i sprečava protok struje iz baterije kroz ostale potrošače priključene na Vcc.8 V. Da bi proces upisa u EEPROM trajao što kraće. Za vreme dok postoji napon napajanja Vcc. Iz tog razloga. kada Vcc opadne ispod VB. Pošto je napon Vcc veći od VB. a pre isključenja napajanja se sadržaj RAM memorije prebacuje u EEPROM. napon baterije VB treba da je niži od napona napajanja Vcc.5 V. napon Vcc (zbog postojanja velikih kondenzatora u ispravljaču) sporo opada. zbog pada napona na diodi D2. koje. a memorija se napaja naponom Vm=Vcc-Vd1 (Vd1 je pad napona na provodnoj diodi D1). Baterijski podržane memorije se biraju da imaju što manju potrošnju. ne troše struju iz baterije.L. Nakon nestanka mrežnog napona. U normalnom radu memorija se koristi kao statička RAM memorija. Korišćeni memorijski čip je projektovan da radi u opsegu napona napajanja od Vm=VB-Vd2 do Vm=Vcc-Vd1. pristup memoriji se zabranjuje. a kada Vcc opadne ispod 4. dioda D. komparator se napaja iz baterije naponom Vm kroz diodu D2. zbog starenja. Logička kola u sistemu koji koristi memoriju ispravno rade pri naponu napajanja 4. što dozvoljava selekciju čipa signalom CSl.Da bi memorija ispravno funkcionisala. Memorija se sada napaja iz baterije naponom Vm=VB-Vd2 i sadržaj memorije ostaje zapamćen.5V. Proizvođači garantuju radni vek baterije najmanje 10 godina. izlaz komparatora K postaje nula i zabranjuje pristup memoriji zbog CS2=0. Za vreme dok nema napajanja sadržaj je sačuvan u EEPROM memoriji. Ako se radi o suvoj bateriji. pošto je pristup memoriji zabranjen. punjenje baterije se obavlja kroz otpornik R za vreme dok postoji Vcc. Postojane poluprovodničke RAM memorije Postojane poluprovodničke RAM memorije (NVRAM) se mogu realizovati korišćenjem kombinacije statičke RAM i EEPROM memorije. Sistem u kome se memorija nalazi bi pri sniženom naponu napajanja mogao da generiše nekontrolisane impulse i da pokvari sadržaj memorije. Najpovoljnije su CMOS statičke memorije. kada bateriji. je inverzno polarisana. može da opadne napon. da bi se nakon uključenja ponovo prebacio u RAM. izlaz komparatora je na logičkom nivou 1.5V. memorija je organizovana tako da se ceo sadržaj memorije jednovremeno prebacuje iz RAM u EEPROM memoriju i obratno. Izrađuju se i memorijski čipovi u CMOS tehnologiji sa ugrađenom minijaturnom baterijom i kolom za sprečavanje selekcije čipa. Memorija treba da pouzdano zadržava sadržaj i pri naponu 3. Uprošćena šema jedne memorijske ćelije NVRAM-a je prikazana na slici: 178 . a napon baterije VB = 4. Da bi ostao funkcionalan i zabranjivao pristup memoriji kada je Vcc manji od VB. otpornik R se izostavlja. Ako je baterija akumulatorska. U praksi je Vcc najčešće 5 V.

Kao primer organizacije postojane RAM memorije. NE. memoriji se ne može pristupiti. Kada je signal RC na nultom naponskom nivou ćelija EEPROM memorije je otkačena od leč kola. dok je prepisivanje sadržaja u toku. signal STORE pobuđuje interni monostabilni multivibrator. TE* i TR neprovodni. a OE. čitanje iz RAM (read).5Kx8 NVRAM memorije. Memorijska matrica je organizovana u 64 reda i 64 kolone.L na aktivnom nivou. prenos iz RAM u EEPROM (store) i prenos iz EEPROM u RAM (recall). Naponi +VE i -VE se biraju tako da obezbeđuju naelektrisanje i pražnjenje izolovanog gejta memorijskog tranzistora u EEPROM ćeliji. Prepisivanje sadržaja ćelije statičke memorije u ćeliju EEPROM memorije obavlja se priključivanjem napona +VE i -VE na visokonaponski invertor realizovan tranzistorima T0 i T1. statičkoj memoriji zabranjuje promena sadržaja. na slici je prikazana blok šema 0. za izbor režima rada NVRAM koriste jedan kontrolni signal više. Za vreme prepisivanja sadržaja u EEPROM. aktiviran je DC/DC pretvarač koji napone +VE i -VE priključuje na memorijsku matricu.L i OE. Priključci podataka su bidirekcioni.L na neaktivnom. Selekcija kolone je realizovana tako da se jednovremeno čitaju ili upisuju po 8 kolona u RAM. Za vreme trajanja kvizistabilnog stanja od 10 ms.Leč kolo koje sačinjavaju ukršteni invertori i tranzistori za selekciju Ts i Ts* predstavljaju ćeliju statičke memorije. Ako je signal CS. Kontrolna kola memorije omogućavaju 4 režima rada: upis u RAM (write). Kada je NE.L (non-volatile enable) se omogućava pristup EEPROM ćelijama. dok je probojni napon Zener diode D0 jednak naponu VE. odnosno.L neaktivan. Probojni napon Zener diode D1 je VE-VDD.L obavljaće se prenos iz RAM u EEPROM. ili prenos iz EEPROM u RAM. što obezbeduje da su tranzistori TE. signalom NE. U odnosu na statičke RAM memorije. Kada je zadovoljen ovaj uslov. Prebacivanje sadržaja iz RAM u EEPROM (režim store) se obavlja kada su signali CS. pošto su tranzistori TE i TE* neprovodni. U periodu od 10 ms sadržaj svih statičkih ćelija je prebačen u EEPROM ćelije. zavisno od nivoa signala WE. pošto su naponi +VE i -VE zajednički za celu matricu. Takođe se. 179 . postavlja se RC = 0.L i WE. memorija radi kao standardna statička memorija sa vremenom pristupa 100 do 250 ns.L neaktivan. visokom nivou. Kada je NE.L.L aktivni.

koriste se VRAM većeg kapaciteta. sa 512 tačaka po liniji i ako se predviđa samo crno/belo prikazivanje (bez nijansi sivog). Ako je.L aktivan. svakih 150ns po jednu. za svaku tačku na ekranu treba predvideti po jedan bit u memoriji. slike u boji ili sa nijansama sivog. Trajanje signala RC je dovoljno da bude nekoliko stotina ns. potrebno je za 40 ms pročitati 512x512 digitalnih vrednosti iz memorije. koliko je potrebno da se pročita sadržaj EEPROM memorije. rezolucija slike 512 linija. tako da ni jedna statička memorijska ćelija ne može biti selektovana.L. tako da se može koristiti proizvoljna učestanost takta. kako se ne bi videlo treperenje slike. Kada SE. neophodno je da se slika. Za slike sa većom rezolucijom. u dinamičku memoriju se može upisivati (ili čitati) podatak bez ometanja rada pomeračkog registra. dok je WR. tako da bi za vreme upisa u memoriju slika na ekranu treperila. a pošto je to red veličine pristupa dinamičkim memorijama.L neaktivan.L ponovo postane neaktivan. Pošto je kod dinamičkih memorija. Informacija iz memorije o osvetljenosti tačke na ekranu je potrebna svakih 150 ns. ne bi ostalo vremena. prilikom uključenja napona napajanja. a zatim bit po bit čitati svakih 150 ns. trebalo bi memoriju čitati svakih 150 ns. koji sadržaj svih EEPROM ćelija jednovremeno prebacuje u statičke ćelije. taktnim impulsom se informacija iz pomeračkog registra serijski dobija na SOUT izlazu. ili sačekati sa generisanjem takta radi sinhronizacije sa monitorom. za vreme upisa sadržaja u EEPROM. memorisani podatak iz svih ćelija u redu prisutan na izlazima internih pojačavača kolona. dodavanjem pomeračkog registra od 512 flipflopova može se sadržaj celog reda paralelno upisali u registar. a preostalo vreme je memorija raspoloživa za izmenu sadržaja.L i OE. ponavlja (osvežava) na ekranu najmanje 25 puta u sekundi. ili se memorija organizuje korišćenjem više čipova. Ako bi se za memorisanje slike koristila dinamička memorija kapaciteta 256Kx1.Takođe su. za promenu sadržaja memorije.L. Prenos sadržaja iz EEPROM-a u RAM se obavlja automatski. Na slici je prikazana organizacija dinamičke video memorije VRAM. ili postavljanjem na aktivni nivo signala CS. čiji je digitalni ekvivalent upisan u memoriju. odnosno. potrebno je svakih 78µs jednim RAS ciklusom upisati sadržaj narednog reda u pomerački registar. Za vreme dok je signal SE. U oba slučaja se generiše signal RC. upis sadržaja iz pomeračkog 180 . NE. Da bi se slika osvežavala 25 puta u sekundi. Unutar čipa se nalazi pomerački registar sa paralelnim upisom i serijskim izlazom. kao što su serijski ulaz u pomerački registar. Memorije za osvežavanje video ekrana (Video memorije) Da bi računarski generisana slika ili tekst bio vidljiv na ekranu katodne cevi. na primer. Takođe su raspoložive VRAM memorije sa dodatnim mogućnostima. Kada se prikazana VRAM memorija koristi za osvežavanje slike rezolucije 512x512. Ako je memorijska matrica organizovana sa 512 redova i 512 kolona i ako svakom memorijskom redu odgovara red na ekranu. Flipflopovi u pomeračkom registru su statički. kada je kontrolni ulaz SE. odnosno slike. zabranjeni izlazi dekodera reda i kolone. kada je adresiran red. kod koje su ovi problemi rešeni. informacija iz selektovanog reda se upisuje u pomerački registar.L neaktivan.

generiše se bit prenosa i bit sume. C = P Q + P CI +Q CI S=P Q CI Simetrična funkcija ulaza: 181 .registra jednovremeno u ceo red memorije. poseban interni brojač redova za osvežavanje slike (pored brojača za osvežavanje memorije). tj. koji broji koliko ulaza ima vrednost 1. Sabiračka kola U ovom poglavlju proučavaćemo: • razumevanje sabiranja pozitivnih i negativnih brojeva. • kako kašnjenje sabiračkog kola može zavisiti od vrednosti podataka koji se međusobno sabiraju.1 Potpuni sabirač Izlaz je predstavljen 2-bitnim brojem. 11. Primer savremene video memorije je VDRAM TMS44C251 čiji je logički simbol prikazan na slici: 11.

Q.3 N-bitni sabirač Možemo napraviti sabirač proizvoljne veličine kaskadnim vezivanjem blokova potpunog sabirača: Glavni razlog za korišćenje zapisa u komplementu dvojke. 11.2 Kolo potpunog sabirača Implementacija jednog potpunog sabirača sastavljenog od 9 sabiračkih NAND blokova (bez memorisanja) prikazana je na slici: Kašnjenja: Od P. kako za pozitivne tako i za negativne brojeve. 182 . ili CI → → Prema S C Kaшnjenje 3 2 Složenost: 25 ulaza => 50 tranzistora. tada imamo 3-k sa vrednošću 1 posle invertovanja.• • Self-dual (dualna): invertuje sve ulaze => invertuje sve izlaze Ako imamo k ulaza sa vrednošću 1 pre invertovanja. za negativne brojeve je to što tada koristimo isto sabiračko kolo. ili CI P. Invertovanjem svih bitova jednog n-bitnog broja dobijamo x → 2n-1-x vrednosti Napomena: P Q CI = (P Q) CI = P (Q CI) 11. Q.

To radimo na sledeći način: Proširenje pozitivnih binarnih brojeva Pozitivne binarne brojeve proširujemo tako što dodajemo potreban broj nula na kraj bita najveće težine (MSB): 5 13 0101 1101 00000101 00001101 Proširenje negativnih binarnih brojeva Negativne binarne brojeve proširujemo tako što ponavljamo bit najveće težine odgovarajući broj puta: 5 0101 00000101 -3 1101 11111101 Ova metoda poznata je kao sign extension (znakovno proširenje). rešenje može biti: • 0 do 30 za pozitivne brojeve • -16 do +14 za negativne brojeve U oba slučaja potreban nam je 5-bitni sabirač.4 Izbor veličine sabirača Broj bita potrebnih za realizaciju jednog sabirača određen je veličinom vrednosti koje može imati njegov izlaz.11. kako bi izbegli bilo kakvu mogućnost prekoračenja: Sve ulazne brojeve moramo proširiti do 5 bita. 183 . Ako sabiramo dva 4-bitna broja.

5 Sabiranje pozitivnih brojeva Da bi izbegli prekoračenje koristimo 5-bitni sabirač: U MSB stepenu vrшi se sabiranje: 0 + 0 + C3. koji se nalaze ispred bita najveće vrednosti (MSB).6 Sabiranje negativnih brojeva Da bi izbegli prekoračenje koristimo 5-bitni sabirač: 184 .Skraćivanje pozitivnih binarnih brojeva Možemo brisati proizvoljan broj bita. Skraćivanje negativnih binarnih brojeva Možemo brisati proizvoljan broj bita. ali pod uslovom da oni imaju vrednost nula. 11. koji predstavlja bit rezultata. ali pod uslovom da oni imaju istu vrednost kao bit koji ih sledi (MSB). Na taj način S4 je uvek jednako C3. dok je C4 uvek jednako nuli. 11. koji se nalaze ispred bita najveće vrednosti (MSB). Može se primeniti i 4-bitni sabirač sa izlazom C3.

шto dovodi do smanjenja šeme kola koje je neophodno za poslednji stepen.8 Zavisnost kašnjenja od vrste podataka Da bi smo utvrdili kašnjenje sabiračkog kola. Moguća su neka manja uproшćavanja: • ako izlaz C4 nije potreban. 11.Ovde imamo drugačiji slučaj od sabiranja pozitivnih brojeva jer P4 i Q4 više nisu konstantne vrednosti. Q. Q3 i C3.7 Akumulacija kaшnjenja sabirača Kašnjenje unutar svakog sabirača (kašnjenje svakog bloka): P. Koji ulazi se menjaju Primer: Koliko je kašnjenje A→Q ? 185 . Cl → S = 3 P. Q. Q3:0=1111 => 84:0=01111 • potom: P3:0=0001 . Cl → C = 2 Najgori slučaj kašnjenja je: PO → CO → C1 → C2 → S3 = 3×2 + 3 = 9 Takođe imamo da je: QO → S3 = 9 i C-1 → S3 = 9 Za N-bitni sabirač najgore kašnjenje je: (N-1)×2 + 3 = 2N+1 Primer slučaja najgoreg kašnjenja: • prvo: P3:0=0000. Q3:0=1111 => 84:0=10000 11. šema kola koje ga generiše može se ukloniti • S4 može biti generisan direktno iz P3. Početnu vrednost svih ulaza 3. Sabiračko kolo 2. Ako P i Q nisu istog znaka. Ovo sabiračko kolo ne može se uprostiti odstranjivanjem dela sabiranja (MSB stepena). tada S4 neće biti jednako sa C3. najpre moramo definisati: 1.

za određivanje ove brzine najvažnije je vreme najgoreg kašnjenja logičkog kola. Y=0.10 Standardni N–bitni sabirač Kašnjenje standardnog N-bitnog sabirača iznosi 2 N+1 186 . pri čemu se identifikuje najgora kombinacija. B=0 => X=1.kašnjenje od 2T Odgovor 2 (B=1): • prvo: A=0.9 Brza sabiračka kola U ovom poglavlju proučavaćemo: • kako se kašnjenje jednog sabirača može smanjiti. Q=1 • potom: A ↑ => X ↓ => Z ↓ => Q ↓ . CLOCK tp + tg + ts < T Pošto brzina radnog takta mora biti tako izabrana da osigura da kolo uvek radi. Z=0. B=1 => X=1. Slučaj najgoreg kašnjenja određuje maksimalnu brzinu radnog takta jednog sinhronog kola. a da i pored toga kolo zadrži pređašnje karakteristike 11.kašnjenje od 3T Najgori slučaj kašnjenja Ispituje se kako promena bilo kog ulaza utiče na promenu bilo kog izlaza. 11. Q=0 • potom: A ↑ => Y ↑ => Q ↑ . Y=0.Odgovor 1 (B=0): • prvo: A=0. Z=1. naizmeničnim invertovanjem bitova • kako se kašnjenje jednog sabirača može smanjiti.

11 Ubrzana sabiračka kola Pošto potpuni sabirač realizuje self-dual-nu funkciju. on će raditi ispravno ako naizmenično invertujemo kako ulazne tako i izlazne vrednosti: Ako posmatramo prenošeni signal. Uslovno je uzeto da sva logička kola imaju propagaciono kašnjenje od 1T. 11. T odgovara propagacionom kašnjenju jednog logičkog kola. imamo: Stepen 1 Stepen 2 Stepen 3 Spajanjem blokova koji su osenčeni na slici.Pri ovom kašnjenje prenosne linije unutar svakog potpunog sabirača iznosi 2T. Prenosna linija sastoji se od tri 2-ulazna i jednog 3-ulaznog sabiračkog NAND bloka. možemo smanjiti kašnjenje od 1T (jednog bloka). i to do početka sledećeg stepena. 187 .

C1c iz AND-kola: C1 ima vrednost true samo ako su svi signali sa vrednoшću 1.11. C1b. tako da osenčeni blok na slici možemo izostaviti. Signal C1 nam nije neophodan direktno. Sabirač sa parnim brojem stepena unosi kašnjenje: P.CI → C 3 1 28 blokovskih ulaza => 56 tranzistora Sabirač sa neparnim brojem stepena unosi kašnjenje: 188 .12 Brza sabiračka kola Ovde možemo spojiti 3-ulazni blok i invertor u finalni blok sa ulazima prikazanim na slici.CI → S P.Q. Stepen 1 Stepen 2 Stepen 3 Signali C1a.Q.

Carry Lookahead Za svaki bit jednog N-bitnog sabirača možemo dobiti signal carry out (CO=1) ako dva ili više signala (P.13 Sabirači sa paralelnim prenosom . ne menjajući prvi stepen. U ovom slučaju broj tranzistora se povećava za 22% ali se brzina poveća čak dva puta.CI) imaju vrednost jedan.Signal se generiše (Carry Generate) Definišemo tri signala: • CG = P • Q Carry Generate.tog stepena generisati Cout Carry Propagate.Q. ukazuje da će se na izlazu i.Q=00: • P. Q3:0=1111. čime se na kraju dobija: Najgori slučaj kašnjenja biće: P0 → !C0 → C1 → !C2 → S3 = kašnjenje od 7T Napomena: • kašnjenje signala S4 je manje nego kašnjenje signala S3 • kašnjenje od signala P1 isto je kao i kašnjenje od signala P0 • primer najgoreg kašnjenja: prvo: P3:0=0000.Q=01or10: C=CI . tada će se Ci u i. Za N-bitni sabirač možemo izmeniti dva sabiračka modula (bloka). Postoje tri mogućnosti: C=0 uvek ima vrednost nula .Signal se može prenositi (Carry Propagate) • P.Q → CI → CI → S C S C 5 2 4 1 33 blokovskih ulaza => 66 tranzistora Veze su označene pojedinačnim linijama sa crticama / koje ih presecaju.tom stepenu prostirati ka narednom • CP = P Q • CGP = P + Q Carry Generate or Propagate 189 .Q=11: C=1 uvek ima vrednost jedan .Q → P.Signal je blokiran (Carry Inhibit) • P.P. potom: P0↑ Kašnjenje za ovakav N-bitni sabirač (N-isto) iznosiće N+3 (uporediti sa vrednoшću za originalni sabirač koja iznosi 2N+1) 11.

Bit 0 generiшe prenos i bit 1 vrшi prenos i bit 2 vrшi prenos i bit 3 vrшi prenos 5. za prethodnu relaciju možemo pisati: C = CG + CGP-CI Ovaj izraz uglavnom koristimo kada je lakшe i brže generisati P + Q nego P Q. Bit 2 generiшe prenos i bit 3 vrшi prenos 3. Bit 3 generiшe prenos 2. bilo da taj bit propagira prenos i iz carry in od prethodnog bita (CP-CI = 1): C = CG + CP-CI Poшto je CGP = CG + CP. Ulaz C-1 vrednost 1 i bitovi 0. Bit 1 generiшe prenos i bit 2 vrшi prenos i bit 3 vrшi prenos 4. Uzevši u obzir sve putanje kojima se može dobiti carry out iz bitske pozicije 3 imaćemo: 1. Zbog ovoga svaki stepen mora sada generisati CP i CGP umesto C: C0 = CG0 + CGP0•C–1 C1 = CG1 + CGP1•CG0 + CGP1•CGP0•C–1 190 .Signal carry out možemo dobiti iz neke bitske pozicije-bilo da taj bit generiše prenos (CG=1). 1. 2 i 3 svi vrшe prenos 1??? + 1??? 11?? + 01?? 101? + 011? 1011 + 0101 1011 + 0100 +1 Tako imamo: C3 = CG3 + CP3-CG2 + CP3-CP2-CG1 + CP3-CP2-CP1-CGO+CP3-CP2-CP1 -CPO-C-1 Takođe kao i ranije možemo koristiti CGPn umesto CPn.

Pomoću carry skip tehnike. CGO i CGPO moraju pobuđivati N-1 logičkih kola. zahteva približno oko N3/3 tranzistora (N = 64 => N3/3 = 90. Složenost prenošenja signala kod N-bitnog sabirača sastoji se u sledećem: za izražavanje Cn potrebno je n+2 simbola pri čemu se svaki od njih sastoji od ½(n+3) ulaznih signala • direktno generisanje svih N prenošenih signala. i ono je nezavisno od dužine (veličine) samog sabirača. 191 . Za veliko N moramo koristiti lanac bafera kako bi smo redukovali kašnjenje. 11.000) Ovo poboljšanje i nije tako dobro. tako da svih N signala zahteva približno 2N2 tranzistora (za N=64 => 2N2 = 8. (CG0 = P0•Q0) CG0 → C2 = kašnjenje od 2T C2 → S3 = kašnjenje od 3T (iz kola potpunog sabirača) Kašnjenje ukupno iznosi 6T. • C-1.14 Tehnike kod brzih sabiračkih kola U ovom poglavlju proučavaćemo dve tehnike: • Carry skip tehniku koju koristimo za smanjenje kašnjenja u prenosu kod jednog sabiračkog kola • Carry save tehniku kou koristimo u slučajevima istovremenog sabiranja više brojeva Carry Skip Ako posmatramo jedan 12-bitni sabirač: Najgori slučaj kašnjenja bio bi u slučaju putanje od C-1 do S11. izraz za Cn je preveliki da bi se koristila prosta kola. • 8 Ovakvo kolo za kašnjenje nije sasvim nezavisno od N.000) • korišćenjem kompleksnih CMOS kola može se generisati Cn korišćenjem samo 4n+6 tranzistora. mi ubrzavamo ovu putanju (kašnjenja) tako шto dozvoljavamo procesu da preskoči istovremeno nekoliko sabiračkih stepena. jer u slučaju kada imamo veliku vrednost za n.C2 = CG2 + CGP2•CG1 + CGP2•CGP2•CGP1•CG0 + CGP2•CGP1•CGP0•C–1 Najgori slučaj kašnjenja u ovom slučaju iznosiće: P0 → CG0 = kašnjenje od 1T (jednog bloka).

CSK=1 u slučaju da su svi bitovi za prenos. bitovi za prenos i tada koristimo multiplekser da dozvolimo da C-1 preskoči ceo put do C3: Proračunajmo prenos signala (CP = P Q) svakog bita. • Slučaj 1: Svi bitovi su bitovi za prenos C-1 → !C3X = kašnjenje od 1T (pomoću multipleksera) • Slučaj 2: Najmanje bar jedan bit sprečava ili vrši prenos 192 .Ako posmatramo potpuno sabiračko kolo bez prenosa signala (sa upotrebom naizmenične bitske inverzije): Postoje dve vrste sabiranja: • Svi bitovi prenose signal => C3 = C-1: 0101 0101 1010 1010 ____1 ____0 01111 10000 C-1 → C3 = kašnjenje od 4 T • Bar jedan bit ne prenosi signal=> C3 je potpuno nezavisan od C-1: 0101 0101 1110 1110 ____0 ____1 10011 10100 C-1 → C3 = kašnjenje od 0T Putanju C-1 → C3 ubrzavamo tako шto detektujemo kada su svi bitovi. Možemo smatrati da kašnjenje iznosi 2T pošto je kolo XOR suviшe sporo.

=> C–1 ne utiče na C3 Najduže kašnjenje do !C3 i S3 iznosi: • PO → !C3X = kašnjenje od 5T (preko !C0 ili CSK) • PO → S3 = kašnjenje od 7T Detaljan izgled multipleksera Spajamo oba AND sabiračka kola: • treće AND kolo spajamo sa sledećim NAND kolom • drugo AND kolo spajamo sa sledećom sabiračkim stepenom Sada će putnja C-1 → !C3X imati kašnjenje 1T Spajanjem četiri kola možemo dobiti 16-bitni sabirač: 193 .

16 Stablo sabiranja U praksi koristimo sabirače koji su grupisani u obliku stabla: 194 . X. Y i Z. W.15 Sabiranje više brojeva Uz pomoć velikog broja sabiračkih kola i digitalnih filtara možemo sabirati više brojeva istovremeno. Kašnjenja prenosa kod N –bitnog sabirača: 2N+1 • prosto kolo • sa invertovanjem N+3 1 • Carry Skip /4N+10 • Carry Lookahead 6 veći broj kola => veće kaшnjenje 11. 11. Upotrebimo sabirače tipa carry-lookahead. Svaka faza imaće kaшnjenje od 6T (6 blokova).Najgori slučaj kašnjenja je: P0 → !C3 → C7 → !C11 → S15 = kašnjenje od 14T Svako dodatno kolo od 4 bita unosi kašnjenje od samo (1T) od jednog bloka: ovo odgovara ¼ vrednosti kašnjenja jednog bloka po svakom bitu. Predpostavimo da trebamo sabrati istovremeno pet 4-bitnih brojeva: V. Ukupno kaшnjenje pri sabiranju K vrednosti biće (K–1) × 6. Za N-bitni sabirač imamo kašnjenje od ¼N+10. za K=16 imaćemo vrednost kaшnjenja od 90T. Na primer. Ovo možemo dalje redukovati uvođenjem većih super-kola.

broj vrednosti, K

16 8 4 2 1 43 2 1 0

broj kolona sabirača, log2(K)

Svaka kolona sabirača unosi kašnjenje od 6T, i pri tom polovi broj vrednosti koje treba zajedno sabrati. Pri ovome svaka kolona sabirača smanjuje vrednost log2(K) za jedan. Prema tome ukupno kašnjenje je log2K × 6 шto daje kašnjenje od 24T za sabiranje 16 vrednosti. Ukupan broj sabirača potrebnih za sabiranje je K–1.
11.17 Sabirači tipa Carry-Save

Uzmimo, na primer,normalni 4-bitni sabirač, ali mu ne spajamo ulazno-izlazne linije:

P + Q + R = 2C + S Na primer: P = 9, Q = 12, R = 13 daje C = 13, S = 8

P:

1001 Q: 1100 R: 1101 S: 1000 C: 1101_

Ovo nazivamo sabiračem tipa carry-save: on redukuje sabiranje tri broja na sabiranje dva broja. Broj upotrebljenih kola je mnogo manji nego kod sabirača tipa carry-lookahead. Ovo kolo redukuje log2K za 0.585 (od 1.585 na 1.0), a time i kašnjenje od 3T. Ukupno kašnjenje je prema tome jednako: log2K × 3/0.585 = log2K × 5.13. Imajući u vidu da ovde koristimo manji broj tranzistora rezultat koji smo dobili bolji je nego kod sabirača tipa carry lookahead.

Primer tehnike Carry Save

Izračunaćemo sledeći izraz: 13 + 10 + 5 + 11 + 12 + 1 = 52

195

Napomena: • blok “×2” ne zahteva nikakvu logiku: dovoljno je povezati njegove krajeve na odgovarajući način • sabiračke kolone koje imaju samo jedan ulaz, takođe ne zahtevaju nikakvu logiku • svi sabirači su veličine od 4 bita • finalno sabiranje M+2N zahteva posebni odgovarajući sabirač
11.18 Stablo Sabiranja Carry-Save

Možemo konstruisati takvo stablo koje će sabirati 16 vrednosti istovremeno:

broj vrednosti, K 16 13 9 6 4 3 2 1 log2(K) 4 3.7 10 3.17 12 5.65 2.58 15 5.13 2 18 5.13 1.582 1 0 24 7.23 5.13 6 kašnjenje 0 3 6 9 ∆ kašnjenja / ∆ log2(K) • •

u finalnom stepenu mora se nalaziti normalni sabirač, jer nam je potrebno da dobijemo prost izlaz kašnjenje je isto kao kod običnog sabirača, ali koristimo mnogo manje tranzistora

196

• •

nepravilnosti u stablu prouzrokuju smanjenje efikasnosti, ali je ono relativno malo (i postaje sve manje za velike vrednosti K) naizmenično invertovanje pojedinih stepena ubrzava stablo sabiranja, ali dovodi do povećanja broja potrebnih kola

12. DIGITALNO-ANALOGNA I ANALOGNO-DIGITALNA KONVERZIJA
Da bi se izvrsila efikasna obrada izmerenih fizickih velicina,pomocu mernih pretvaraca transformisemo ih u elektricne,pa zatim njih transformisati u digitalno kodovan broj. Elektronsko kolo koje konvertuje naziva se analogno-digitalni konvertor, ili skraceno A/D konvertor. Potrebno je digitalno izrazenu velicinu konvertovati u napon ili struju, kako bi se delovalo na sklopove sistema da obavljaju funkcije na nacin kako je digitalnim sistemom definisano. Elelektronska kola koja obavljaju ovu konverziju se nazivaju digitalna-analogni konvertori, odnosno D/A konvertori.
12.1 DIGITALNO-ANALOGNI KONVERTORI

Da bi digitalni broj mogao da se konvertuje u analognu velicinu, broj mora bili dekodovan, tako da svakom broju odgovara unapred odredjena vrednosi napona ili struje. Na slici je prikazana sema digitalno-analognog konvertora kod koga se digitalno upravljanim analognim multiplekserom bira jedna od m vrednosti iz niza raspolozivih napona.Oznake bilateralnih i NMOS prekidacia su zamenjene simbolima obicnih prekidaca. Kodovani digitalni broj D se dekoduje dekoderom. Za odredjenu kodnu kombinaciju samo jedan di logicki signal je aktivan.Logicka jedinica sa izlaza dekodera ukljucuje i-ti
Slika 12.1

prekidac, tako. da izlazni napon Viz postaje Viz =Vi. napon Viz imace vrednost: ⋅i = K ⋅i (1) m −1 Posto je referentni napon Vref konstantan, a za datu mrezu je i m konstantno, velicina izlaznog napona je direktno proporcionalna rednom broju dekodovanog signala di.Mreza ce generisati napon proporcionalan velicini binarno kodovanog broja. Za D/A konverziju binarnog broja od n cifara mrezom sa slike 1 potrebno je koristiti dekoder n/2n, 2n prekidaca i 2n-l otpomika. Vidimo da je broj prekidaca i otpornika veliki,tako da se D/A konvertori sa naponskim nizom vrlo retko koriste.Ovaj broj se moze redukobati pomocu seme kao na slici 12.2. Viz=Vi=
Slika 12. 2

Vref

Izlazna struja it mreze Iiz je jednaka sumi struja u granama mreze. U i-toj grani mreze pestojace struja samo ako je prekidac u i-toj grani ukljucen,odnosno: Iiz=dn-1In-1+ dn-2In-2+ …+d2I2+ d1I1+ d0I0 gde di moze imati vrednost 0 ili1.
197

(2)

Struja i-toj grani mreze ima vrednost: I i= Pa jednacina (2) postaje: dn - 1 dn - 2 d2 d1 d0 + + ⋅⋅⋅ + + + R n -1 R n -2 R 2 R1 R 0 U binarnom brojnom sistemu broj od n cifara ima vrednost: Iiz=Vref ( D= dn-12n-1+ dn-22n-2+… + dn-22n-2+ d121 +d020 Ako se obezbedi da je: 1 2i = ,(i=0,1,2,3….n-1) Ri R Jednacina (4) postaje: Iiz=(Vref/R)D=KD (7) Iz jednacine (6) se dobijaju vrednosti otpornika vidi se daje svaka sledeia vrednost otpornika dvoslruko manja od prethodne. Ovo je razumljivo, poSto dvostruko manjoj otpornosti odgpvara dvostruko veca struja, a u binamom brojnom sisterau svaka sledeca cifra ima dvostruko vecu vrednost. Mreza se naziva teiinska otporna mreza.Kao sto znamo prekidaci nisu idealni,kao ni otpornici,referentni U se takodje menja,stoga je potrebno odrediti karkteristike komponenata koje ce se koristiti.
12.2 OSNOVKE KARAKTERISTIKE DIGITALNO-ANALOGNIH KONVERTORA

Vref Ri

(3)

(4)

(5)

(6)

Da bi D/A konvertori sa slike 12.1 ili 12.2 imali prakticinu primenu, potrebno je obezbediti da, pored same funkcije konverzije, digitalna informacija bude prisutna na ulazu D/A konvertora za vreme dok je potrebno da izlazni napon (struja) zadrzi konvertovanu vrednosi i da izlazna analogna velicina bude sto manje zavisna od ulaznih karakteristika potrosaca koji koristi konvertovanu analognu velicinu. Da bi se zadovoljili svi do sada navedeni zahtevi, D/A konvertor treba da sadrzi registar za pamcenje digitalne informacije, izvor referentnog napona, mrezu pasivnih komponenti za skaliranje referentnog napona,skup analognih prekidaca za izbor konfiguracije pasivne mreze u zavisnosti od ulazne

Slika 12.3 digilalne informacije i izlazni analogni pojajacavac za dovodjenje izlaznog signala na zeljeni nivo i prilagodjenje izlazne impedanse. Idealna karakteristikia prenosa za cetvorobitni D/A konvertor prikazana je na slici 12.3. Na apscisi karakteristike prenosa je vreme t u kome se, u jednakim vremenskim intervaiima, menja binarno kodovan broj od 0 (0000) do 15 (1111). Na ordinati je vrednost izlaznog napona, normalizovana u odnosu na maksimalni izlazni napon, koji se cesto naziva napon pune skale (Vmax =Vps). Za svaku kombinaciju ulaznih digitalnih signala postoji samo jedna vrednost izlaznog napona. Razlika iziaznih napona koji odgovaraju susednim brojevima naziva se promena za jedan bit najmanje tezine, ili 198

Vlsb = V ps 2n −1 (8) Zbog tolerancija koriscenih komponenti. Dinamicke karakteristike D/A konvertora definisu vreme za koje.skraceno LSB (least significant bit). Va teoretski. greska pune skale. a Slika 12. S obzirom da je merenje jednostavnije. tako da je diferencijalna linearnost DL deftnisana kao: Dl= ∆V − Vlsb Vlsb (9) i izrazava se u frakcijama od Vlsb. Apsolutna linearnost. Pored linearnosti. Stabilnost je funkcija temperature i vremena.iznosi ±1/2 LSB. Diferencijalna linearnost je definisana kao maksimalno odstupanje susednih naponskih nivoa u odnosu na teoretsku. Linearnost se moze definisati i u odnosu na pravu liniju koja je povucena izmedju izmerenih vrednosti po kriterijumu da je apsolutna vrednost rastojanja izmerenih vrednosti od prave minimalna.3. stvarna rezolucija je manja od 2n.Statitcke greske unose gresku u linearnost D/A konvertora. idealnu vrednost. do proracunatog napona pune skale. Odstupanje nagiba optimalne prave od nagiba idealne karakteristike naziva se greska pojacanja. Ako se konvertuju binarni brojevi od n cifara. odnosno. u praksi se linearnost krajnjih tafaka mnogo cesce koristi nego linearnost optimalne prave. Ako je sum izlaznog napona D/A konvertora po apsolutnoj vrednosti veci od LSB.4 odstupanje na maksimalnoj vrednosti. Linearnost se definise kao maksimalno odstupanje izlaznog napona od prave linije povucene od nultog. moze imati 2n razlicitih vrednosti. Odstupanje izlaznog naponi od 0 za kod 000 naziva se greska nule . Mera kvaliteta D/A konvertora je i diferencijalna linearnost. vazna karakteristika D/A konvertora je stabilnost. od LSB. Ovako definisana linearnost se naziva apsolutna linearnost. Ovakva linearnost se naziva linearnost optimalne prave (besl-straight-lihe linearity).Merenjem karakteristika kvalitetnijih D/A konvertora moze se ustanoviti da je optimalna prava u vecini slucajeva veoma bliska (ili se poklapa) sa pravom povucenom kroz tacku izmerenog napona za nulti ulazni kod i tacku stvarno izmerenog napona pune skale. Ukupan broj diskretnih vrednosti koje izlazni napon D/A konvertora moze da zauzme se naziva rezolucija D/A konvertora. promena izlaznog napona ∆ V. Ovo vreme se naziva vreme postavljanja tst (settling 199 . Svako odstupanje u odnosu na idealnu karakteristiku prenosa pokazanu na slici 12. predstavlja gresku konverzije. Izrazava se u procentima opsega pune skale ili u frakcijama LSB. Presek optimalne prave sa naponskom osom definise nulti ofset. Greske konverzije mogu biti statiticke i dinamicke.5 rezultat su priblizni. nakon promene ulazne informacije. izlazni napon dostigne zadatu vrednost. moze biti veca ili manja od VLSB. Linearnost u odnosu na ovako povuecnu pravu naziva se linearnost krajnjih tacaka (end point linearity).a Slika 12.

Umesto vremena postavljanja cesto se definse vreme prekidanja tsw (switching time) D/A konvertora..6 Pojava glica se moze objasniti analiziranjem slike 6. ili za promenu ulazne informacije za jedan LSB.7. Ako se pretpostavi da je operacioni pojacavac idealan. umesto stanja 10. ili za maksimalnu promenu (od 0 do Vps. do trenutka kada se izlazni napon stabilisao na zadatu vrednost ±1/2 LSB. 6 prikazana je dinamicka karakteristika prenosa D/A konvenora za slucaj kada se pojavljuje glic : Slika 12. + Vref Rn−1 Qn−1 ) (10) Slika 12. Sto generise maksimalnu struju. Da bi se na iziazu D/A konvertora generisao napon proporcionalan broju. koristi se sumirajuci operacioni pojacavac. 7 Ako se u jednacinu (10) zameni vrednoist Ri iz jednacine (6).11.. invertujuci (sumirajuci) ulaz je na virtuelnoj masi...11. struja pala na zadatu vrednost. Vreme postavljanja D/A konvertora se racuna od trenutka zadavanja nove digitalne vrednosti..000.).i izlazni napon je dat izrazom: Viz=-Rf( Vref R0 Q0 + Vref R1 Q1 + . na primer prekidac bita najvece tezine brzi od ostalih prekidaca u mrezi. da bi. Na slici 12. koriste mrezu sa slike 12.. je proporcionalna teizni cifre ulaznog binarnog broja. Karakteristicno za dinamicku karakteristiku prenosa D/A konvertora je pojava glica na izlaznom naponu prilikom promene ulaznog koda za 1 LSB. Ako je. struja kroz otpornik R. 12. Izlaz mreze je struja proporcionalna binarno kodovanom broju. kad se ostali prekidaci iskljuce. kako je pokazano na semi D/A konvertora na slici 12.dobija se: Viz=-RfVref(1/R)(20Q0+21Q1+22Q2+…+2n-1Qn-1) (11) 200 ..3 D/A KONVERTORI SA TEZINSKOM OTPORNOM MREZOM Digitalno-analogni konvertori sa tezinskom otpornom mrezom. kratkotrajno ce postojati stanje 11. nakon stanja 01.time) i definse se.2.. Do pojave glica dolazi zbog razlicite brzine prekidanja analognih prekidaca u konvertoru. ako konvertuju binarno kodovane brojeve.

….Tacne vrednosti otpornika za mrezu sa slike 12.∆ r do r + ∆ r.A da D/A konvertor zadrzi diferencijajnu linearnost bolju od ±1/2LSB.R2=R/22-r. a stabilnost od stabilnosti struja. vec konacna otpornost r.1. Prekidaci cija otpornost. a otpornost u grani MSB. da su tolerancije otpornika Ri =(R/2i)r znatno manje od ∆ r. Struja u i-toj grani data je izrazom: Ii=Vref/Ri. 29 puta manja.8 D/A konvertori sa tezinskom otpornom mrezom imaju niz nedostataka. tada treba da bude zadovoljena nejednacina: 1 V ps1 − V ps 2 〈 Vlsb (14) 2 dobija se: 2 ⋅ Vref ⋅ R f 2 ⋅ Vref ⋅ R f 1 Vref ⋅ R f 〈 Rn−1 + ∆r 2 R0 Rn−1 − ∆r − (15) Zamenom vrednosti za Rn-1 i R0 dobija se: 1 ∆r ∆r 4 1 − 2 n−1 1 + 2 n−1 R R Kakoje ∆ r/R«1 nakon zanemarivanja kvadrata ovog cana. za konvertor od l0 bita otpornost prekidaia r± ∆ r = 8±3 Ω otpornost otpornika u grani LSB treba da bude R0 = R ≥ 3 ⋅ 2 21 ≈ 6.Realni D/A konvertori se projektuju prema semi na slici 12.n-1) (12) Gde je Ri.Rn-1=R/2n-1-r otpornost sa kojom treba racunati ustvari r± ∆ r.Realan operacioni pojacavac u D/A konvertor unosi gresiku pojacanja i ofset. Na primer. U dosadasnjoj analizi pretpostavka je bila da je operacioni pojacavac idealan. Da bi izvedena analiza bila korektna.Najveci nedostatak D/A konvertora sa tezinskom otpornom mrezom je pojava izrazenih gliceva zbog razlicite brzine ukljucivanja i iskljucivanja struja u pojedinim granama mreze.potrebno je da izlazni napon ostane u zadatim granicama za promene otpomosti prekidata u opsegu r.. dobija se: − 〈 R>22n+1 ∆ r 2 n−1 2 n−1 (16) (17) Tolerancije i temperaturni drift otpornosti ukljucenog prekidaca su reda nekoliko oma. Ako je Vps1 napon pune skale kada je otpornost prekidaca minimalna. 201 . pretpostavljeno je da su otpornici u tezinskoj mrezi tacni.3 M Ω . nije 0.8. gde ± ∆ r obuhvata tolerancije i temperaturne promene otpornosti prekidaca u radnom temperaturnom opsegu.2. gde je pokazan primer konvertora rezolucije 5 bita.(i=0. Slika 12. a Vps2 kada je maksimalna.Ri=R/2-r. A to se sve desava zbog postojanja parazitnih kapacitivnosti u mrezi.7 treba da budu: (13) R0=R-r. kad su ukljuceni.3. vrednosti otpornika treba racunati tako da se uzimaju u obzir i otpornosti prekidaca r. ukupna otpornost u i-toj grani.Linearnost izlaznog napona zavisi od tezinskog odnosa struja. odnosno.

redno vezanim sa otpomikom povratne sprege Rf. tako da kroz granu An-1-M kao posledica ukljucivanja prekidaca Pn-2 protice struja In-2/4. u mrezi se koriste samo dve vrednosti otpornika.10 Za pozitivan referentni napon. ukljucivanje svakog slededeceg prekidaca generise upola manju struju u grani An-1-M. Mreza moze da sadrzi proizvoljan broj celija. s obzirom da je otpornost svih grana jednaka. 9. odnosno. odnosno. Ako nije potrebno podesavanje pojacanja i ofseta potenciometri Po i Pp se izostavljaju. Ij = Vref/3R. na primer. kroz granu Pn-1 –An-1 teci ce struja In-1. a upravijacki signali prekidaca na izlaz stacionamog registra.. dobija se D/A konvertor sa lestviccstom otpornom mrezom. Promena pojacanja se obavlja poienciometrom Pp. Ako se primeni zakon superpozicije. U svakom cvoru Ai.Primer takvog D/A konvertora rezolucije 4 bita prikazan je na slici 12. da je prikljucen na masu.Tezi se da vrednost R bude sto manja. kroz granu Pi –Ai ce teci struja istog intenziteta. Ako je. samo prekidat Pn-1. Pn=3. izlazni napon je negativan. kroz grane An-1-M i An-1-An-2 struja ce biti In-1/2.10. Slicinim razmatranjem se moze pokazati da ce ukljucivanjem narednog prekidaca. a Qi=0. struja se deli na dve jednake komponente. struja I u grani An-1-M biti In-2/8. + 2 2 Q2 + 21 Q1 + 2 0 Q0 ) (18) 6⋅ R 2 gde Qi=1 oznacava da je i-ti prekidac prikljucen na referentni napon. vec doprinosi povecanju temperaturne stabilnosti. Lestvicasta otporna mreza. Jednacina (18) pokazuje da je struja I proporcionalna binarnom broju cije cifre odgovaraju ukljucenom.. Otpornik za eliminisanje uticaja struje ofseta je Rm. struja In-2 se u cvoru An-2 deli na dve jednake komponente intenziteta In-2/2. Ako je prikljucen samo prekidai Pn2. prikljuci na virtuelnu masu operacionog pojacavaca. Izlazni operacioni pojacavac struju i transformise u napon: Slika 12. Mreza je zatvorena sa otpornicima 2R prema masi.Lestvicasta mreza ima osobinu da ekvivalentna otpornost svake grane prema masi iz svakog cvor Ai iznosi 2R. struja I kroz granu An-1-M ima vrednost: Vref 1 I= ⋅ n−1 (2 n−1 Qn−1 + 2 n−2 Qn −2 + . Takode je iz svake tacke Pi ekvivalentna otpornost mreie 3R.R i 2R. a dobila je naziv po svojoj slicinosti sa lestvicaima. Ovo ima za posledicu. prikljucen na referentni napon.12.9 Kao sto se sa slike vidi. Ako se tacka M. Na ove prikljucke je prikljucen potenciometar Po. kako bi vremenske konstante (sa parazitnim kapacitivaostima) bile male.4 D/A KONVERTORI SA LESTVlCASTOM MREZOM Lestvicasta otporna mreza je prikazana na slici 12. da kada se bilo koji prekjdac Pi prikljuci na napon Vref . iskljucenom prekidacu.Odredivanje vrednosti otpornika za lestvicastu mrezu se obavlja po istom kriterijumu kao i za teiznsku mrezu. Korisceni operacioni pojacavac ima posebne prikijucke za podesavanje nultog olseta. umesto na masu. Komponenta struje koja tece kroz granu An-1-An-2 se u cvoru An-1 ponovo deli na dve jednake komponente intenziteta In-2/4.Minimalna vrednost za R se dobija iz uslova: 202 . = Vref/3R. Slika 12.

dolazi do promene odnosa R. Poboljsana diferencialna linearnost.a to je 4 2 n−1 ⋅ 6 ⋅ R 2 2R ≥ 2 n+1 ∆r 3 Dinamicke karakterisutike konvertora sa lestvicastom mrezom su daleko bolje od karakteristika D/A konvertora sa tezinskom mrezom. s obzirom da je potreban poseban strujni izvor po svakom bitu. Mreza je sa strane MSB zatvorena otpornoscu R izmedju cvora A3 i virtuelne mase. Konvertor sa strujnim izvorima koristi dvostruke analogne prekidace koji sirujne izvore prikljucuju na cvorove mreze ili na masu D/A konvertori sa strujnim izvorima su slozeniji i skuplji od ostalih konvertora. takodje otpornoscu R. D/A konvertor sadrzi poseban izvor referentne struje za svaki bit.tako umesto njih mozemo staviti kondezatore i postupak realizacije je isti kao i sa otpornicima. a prazne kroz otpornike mreze. tako da su glicevi smanjeni. a time i veca rezolucija. parazitnoj induktivnosti provodnika mase. Kada se konvertuju oznaceni binarni brojevi. odnosno. na analognu masu. samo jednog polariteta. Kasnjenje unose parazitne kapacitivnosti leslvicaste mreze koje se pune iz strujnih izvora. Ova promena struje. koje generisu strujni izvori. Polariiet izlaznog napona zavisi od polariteta referentnog napona. pa i pored cinjenice da su i otpornici i prekidaci izradjeni na zajednickim podlogama. Kao sto smo koristili otpornike. Vremenske konstante praznjenja i punjenja parazitnih kapacitivnosti su priblizno jednake. Delimicna kompenzacija temperaturne nestabilnosti se postiie rednom vezom MOSFET tranzistora sa ugradjenim kanalom sa otpornikom Rf. su medjusobno jednake. 12.Poznato je da flipflopovi. neophodno je da polaritel izlaznog napona odgovara znaku binarnog broja. D/A konvertori kod kojih znak konvertovajiog napona odgovara znaku ulaznog. moze se postici D/A konvertorima sa strujnim izvorima. 203 . na ovaj nacin se mogu realizovat konvertori sa najboljom diferencijalnom linearnoscu. ili negativan. sto je za ovaj konvertor moguce. Pored smanjenih parazitnih kapacitivnosti i manjih vrednosti otporaika u mrezi. indukuje napon koji bi mogao da prouzrokuje glic. jto kvari linearnost. Iz tog razloga se kod D/A konvertora obavezno razdvajaju analogna i digitalna masa. nazivaju se bipolarni D/A konvrtori. moze biti ili pozitivan.Vref 6 ⋅ R − ∆r (19) − Vref 6 ⋅ R + ∆r ≤ 1 Vref . Glicevi ipak postoje zbog razlike u brzini ffipflopova i prekidaca.Poboljsanje dinamickih karakteristika se postize izborom realih vrednosu za R. na neizbeznoj.5 BIPOLARNI D/A KONVERTORI Do sada opisani D/A konvertori konvertuju neoznacen binarni broj u napon cija je apsolutna vrednost proporcionalna velicini binarnog broja. kracem vremenu postavljanja doprinosi ujednadena brzina ukljucivanja i iskljucivanja prekidaca. tako da se takvi konvertori nazivaju unipolarni D/A konvertori. a sa strane LSB. povuku veliku struju prilikom prebacivanja. digitalno zadatog broja. Medjutim. s obzirom da nema ogranicenja koje uvodi tolerancija otpornosti prekidaca.Velika razlika struja prouzrokuje razlicito zagrevanje otpornika i prekidaca. odnosno: Ir4= Ir3= Ir2= Ir1= Ir0= Ir Izlazni napon je definisan jednacinom: Viz=-Rf(Q4Iq4+ Q3Iq3+ Q2Iq2+ Q1Iq1+ Q0Iq0) (21) (20) Dinamicke karakteristike konvertora sa strujnim izvorima su losije. 2R i Rf. Struje Iri.

11 se moze postici jedino povecanjem broja naponskih nivoa. Elementaran analogno-digitalni konvertor je naponski komparator.11 digitalnu informaciju sa komparatora koduje u digitalni broj izabranog binarnog brojnog sistema. odnosno. ako je potrebno da se generise signal prekoracenja. Elektronsko kolo koje obavlja ovu konverziju naziva se analogno-digitalni konvertor. moze da se odredi u kom se naponskom opsegu nalazi ulazni signal Vul.12. s tim sto su ulaz i izlaz zamenili mesta. skraceno. Cesto se nazivaju direktni ili FLASH A/D konvertori. greska pojacanja i diferencijalna linearnosi. dinamicke karakteristike A/D konvertora se svode na specificiranje potrebnog vremena da se od trenutka pocetka konverzije na izlazu ADK postavi digitalni ekvivalent ulaznog analognog signala.11 Ako se naponi Vi. potrebno je porediti ulazni napon sa vise naponskih pragova na nacin prikazan na slici 12.7 A/D KONVERTORI SA PARALELNIM KOMPARATORIMA Konvertori sa paralelnim komparatorima spadaju u klasu najbrzih A/D konvertora. Koder na slici 12. broj nivoa kvantizacije ulaznog signala se. na osnovu izlaza komparatora k. greska pune skale. Ovo vreme se naziva vreme konverzije. Za konvertor rezolucije 8 bita bilo potrebno 256 komparatora. 2n-l komparator. 12. odnosno. rasporede ekvidistantno unutar naponskog opsega od 0 do Vps. Rezolucija.11. kao i kod D/A konvertora. greska (ofset) nule. A/D konvertor. ako povecanje rezolucije A/D konvertora sa slike 12. tako da d0=0 oznacavi da je Vul < V1. odnosno. broja komparatora. ADK. ili. komparator konvertuje u jednobitnu digitalnu informaciju D = d0.najcesce definise brojem bita izlazne digitalne informacije. 204 . Staticke karakterisuke A/D konvertora se definisu na isti naicn kao i staticke karakteristike D/A konvertora. Ulazni analogni signal napou Vul. a d0 = 1 da je Vul>V1 gde je V1 unapred odredjen naponski prag. ako signal prekoracenja nije potreban.Direktna konverzija pomocu 2n komparatora i kodne mreze postaje neekonomicna zbog velikog broja komponenti. Slika 12. Za realizaciju konvertora od n bita potrebno je m = 2n komparatora. Posto je izlazna informacija ADK digitalni broj. Ako je potrebno da se velicina analognog napona odredi sa vecom preciznoscu i predstavi u digitalnom obliku. odnosno.6 ANALOGNO-DIGITALNI KONVERTORI Analogno-digitalna konverzija je generisanje digitalno kodovanog broja koji odgovara analognom ulaznom signalu. Definise se apsolutna linearnost.

5LSB. A/D konvertor sa slike 12. ili kako se jos nazivaju. po organizaciji. identican konvertoru sa slike 12. nakon prelaznih rezima. Pad napona na svakom otporniku R odgovara promeni ulaznog napona za 1 LSB.13. umesto konvencionalnih komparatora korisceni komparatori sa automatskom kompenzacijom. Stanje svih komparatora kada je CLK=0 se naziva autobalansirajuce stanje.Ako se ulazni napon nalazi u opsegu Vi<Vul<Vi+1. a na prikljudak +REF se prikljucuje referentni napon.13 205 .12 Kada se za konverziju koristi samo jedan konvertor sa slike 12. odnosno.12. Da bi greska kvantizacije bila ±0. Napon i-tog praga se racuna pod pretpostavkom da je ulazna otpornost komparatora beskonacno velika i dat je izrazom: Vi=Vref/m(i-1/2) (22) gde je m broj naponskih pragova. svi komparatori sa indeksom j ≤ i ce imati izlaz na logickom nivou kj = 1.Slika 12. a zadnja ivica CLK upisuje rezultat konverzije u izlazni registar. broj komparatora. posto. komparatori sa auto-balansiranjem. Slika 12. kroz prekidace ne tece struja. Otpornost prekidaca ne utice na tacnost konverzije. Kodovanje izlaznog binarnog broja se obavlja prioritetnim koderom. Kada se generiSe CLK = 1. rezultat poredenja Vul sa odgovarajucim naponskim pragom se upisuje u lec. otporni lanac je sa obe strane zavrsen otpornicima R/2. kraj lanca oznaden sa -REF se prikljucuje na masu. tako da ce prioritetni kodcr da koduje broj i. s tim sto su.12.

generisati napon Viz =VPS. =l). kada je MSB bit postavljen na 1 (Qn-1. ima tezinu Vps/4. =l. za 1 LSB manji od napona Vps. koji u SAR registru postavlja Qn-2=1. Sledeci CLK impuls zadnjom ivicom pomera jedinicu sa pozicije Qpo na Qp1.14. Izlazni napon D/A konvertora je postavljen na napon Vps/2. a prati/pamti kolo u rezim "pamti". Pojacanje D/A konvertora je podeljeno tako da je maksimalni izlazni napon iz D/A konvertora Viz. 206 .14 Maksimalni ulazni napon Vulmax. koji se moze prikljuciti na konvertor je Vulmax =Vps. Slika 12. Pod navedenim uslovima D/A konvertor ce. u zavisnosti da li je Vpp veci ili manji od Viz. a svi ostali na 0. Iziaz komparatora je postavljen u stanje 1 ili 0. a ako je konjugovano K = l. odnosno. posto se radi o binarnom D/A konvertoru.8 KOMPARATORI SA SUKCESIVNIM APROKSIMACIJAMA Za srednje brzine konverzje (nekoliko µ s do nekoliko desetina µ s) koriste se A/D konvertori sa sukcesivnim aproksimacijama. cime se zamrzava trenutna vrednost Vul.12. a zbog SIN=0 upisuje se Qpo=0. Zadnja ivica CLK pomera jedinicu u pomerackom registru na sledccu poziciju . Kada je Qp1=l naredni CLK genersie impuls t0 koji u SAR upisuje 1 na poziciju MSB(Qn-1) bita. Principijelna sema ADK sa sukcesivnim aproksimacijama prikazana je na slici 12. sledeci bit. resetuje Qn-1. a sva ostala lec kola resetuje. Naredni CLK zbog Qp2 =1 generise t1. Qn-1. Pomeracki registar se prebacuje u rezim pomeranja. Zadnja ivica CLK pomera jedinicu u pomerackom registru na poziciju Qp2. svaki sledeci bit ima tezinu upola manju od prethodnog. Na slici 12.15 Pocetak konverzije se za daje signalom START koji postavlja Qs =1.Qp3.15 prikazana je logicka sema A/D konvertora sa sukcesivnim aproksimacijama: Slika 12.

do nekoliko desetina µ s. povecava se sadrzaj obostranog brojaca. a ic je perioda ponavljanja impulsa CLK. zbog Qs = 1. a napon sa D/A konvertora raste u kvantovima po 1 LSB. sve dok V1 ne dostigne vrednost napona Vul ciji se digitalai ekvivaient trazi. Kada postane Viz >Vul menja se stanje izlaza komparatora i brojac pocinje da broji unazad. kvant po kvant.Resetovan brojac obezbeduje da je izlazni napon D/A konvertora V1 =0.Sve dok Vul ne promeni vrednost. od vremena postavljanja DAK. pojedan nazad.=0 Izlazni signali is A/D konvertora sa slike 12. komparator ce da promeni stanje. Vreme konverzije ADK sa sukcesivnim aproksimacijama je dato izrazom: tadk=(n+1)tc (22) gde je n . Ako je Vul> Viz izlaz komparatora je k=1. Kada napon V.L koji postavlja lec Qs u stanje Qs = 1 i resetuje brojac. potvrdjuje upis: Qp0=1 Qp1= Qp2= Qp3= Qp4. 12.15 su pored binarnog ekvivalenta uiaznog napona. Signal BUSY (zauzet) se naziva statusni signal i oznacava da je konverzija u toku. sa poznatim digitalnim ekvivalentom povecava serijski.10 SERIJSKI A/D KONVERTORI Serijski A/D konvertori obavljaju konverziju na taj nacin sto se napon V1. take da je za Vul >0 izlaz komparatora K>1.16 A/D konvertor je veoma jednostavne konstrukcije. Komparator poredi ulazni napon Vul. prati/pamti kolo je postavljeno u rezim "prati"..brojac broji pojedan impuls napred. dostigne vrednost V1 =Vul + ∆ V . sa izlaznim naponom iz D/A konvertora Viz. brojac broji unapred. vec nakon prvog taktnog impulsa napon Viz ce ponovo postati manji od Vul. U registru SAR je ostao rezultat konverzije. Minimalna perioda ponavljanja CLK zavisi.9 PRATECI ANALOGNO-DIGITALNI KONVERTORI Drugi tip konvertora koji koristi digitalno-analogni konvertor kao referencu za formiranje digitalnog ekvivalenta anlognog signala je prateci A/D konvertor: Slika 12. Signal EOC (end of conversion) oznacava da jc konverzija zavrsena. signali BUSY i EOC. za sporije ADK . a u pomeracki registar. za najbrze. 12. koji se moze zabraniti postavljanjem signala GATE u stanje GATE =0.( ∆ V < 1LSB) izlaz komparatora prelazi u stanje k=0 sto resetuje lec 207 .Brojac se taktuje signalom TAKT.Sekvenca sukcesivnih aproksmacija se nastavija sve do generisanja tn koji resetuje Qs.broj bita konvertora. se sve do pocetka sledece konverzije svakim CLK impulsom.. Ako Vul ne menja vrednosi i ako je histerezis komparatora manji od 1 LSB. a napon Viz osciluje oko napona Vul za 1 LSB. Sastoji se od obostranog brojaca digitalnoanalognog konvertora i komparatora.. sadrzaj brojacia se povecava. brojac ce da promeni smer brojanja i napon Viz ponovo raste... Tipicno vreme konverzije za. Pocetak konverzije se zadaje signalom START.. dvanaestobitne integrisane SA ADK je od 1 µ s. koji je ponovo u rezimu paralelnog upisa.Postoje Qs =1 signal TAKT genersie CLK impulse brojaca. na primer. pa prema tome i napon Viz raste.

dok je vreme konverzije ADK sa sukcesivnim aproksimacijama mnogostruko krace i iznosi samo (n+1)tc. a u integrisanoj tehnologiji nije mnogo slozenije izraditi logicku mrezu za sukcesivne aproksimacije od mreze konvertora sa slike 12. Logicka sema A/D konvertora sa generatorom rampe prikazana je na slici 12.17 Serijski A/D konvertori sa referentnim D/A konvertorom se vise ne koriste. generator napona koji linearno raste sa vremenom.Qs.19 208 ..18: Slika 12. A/D konvertor koji radi na istom principu kao ADK sa slike 12.Staticke karakteristike oba tipa konvertora zavise od karakteristika D/A konvertora.18 A/D konvertori sa dvojnim nagibom Principijelna seina A/D konvertora sa dvojnim nagibom prikazana je na slici 12. tako da je u brojacu zadrzan digitalni ekvivalent napona Vul sa greskom kvantizacije manjom od 1 LSB. Vreme konverzije serijskog ADK za maksimalan Vul iznosi 2ntc. koji je i najskuplja komponenta. Slika 12.17.. ako se umesto D/A konvertora koristi generator rampe. Slika 12.Stanje Qs=0 zabranjuje dalje taktovanje brojaca. odnosno.17 se moze realizovati ekonomicnije.19.

izlaz komparatora postaje K =1 tako da brojac pocinje da broji.sto otvara prekidac P2 i prebacuje prekidac P1 u polozaj u kome se na ulaz integratora prikljucuje napon – Vul. kako je Vul konstantno u intervalu T1 = t1 -t0: V1(t1)=VulTi/RC=Vul/RC(2ntc) POSIO je (25) T1 vreme za koje je brojac izbrojao 2n taktnih impulsa periode tc. Izlaz je digitalni ekvivalent apsolutne vrednosti ulaznog napona. tako da je izlazni napon integratora V1 = 0. Pocetak konverzije se zadaje signalom START. posto je nakon stanja brojaia "sve jedinice". sledece stanje "sve nule". Nakon sto je na ulaz integratora bio prikljucen napon -Vul u trenutku t1 napon V1 ce imati vrednost: t 1 1 V1(t1)= (24) Vul dt RC t∫ 0 odnosno. prekidadem P1. Na osnovu CO = 1 KL postavija PR1=0 i na ulaz integratora. a KL zatvara prekidac P2 sto zabranjuje dalje prornene izlaznog napona integratora. prikljucuje pozitivan referentni napon Vref. V1 linearno raste. Izjednacuia (25) i (26) se dobija: Vref Vul n 2 tc − it c = 0 (27) RC RC odnosno: 2n (28) i= Vul Vref Iz (28) se vidi da na tacnost konverzije utice jedino tacnost referentnog napona.L. 209 .19 konvertuje samao negativne ulazne napone. Nakon 2n taktnih impulsa brojac je odbrojao do maksimalnog sadrzaja. odnosno: t Vref 1 2 V1(t2)=∫ Vref dt = V1 (t1 ) − RC T2 = 0 RC t1 (26) Gde je T2=t2-t2=itc vreme za koje je brojac izbrojao i taktnih impulsa. a brojac nastavlja da broji i to ponovo od stanja 0. komparator zaustavlja brojac. Kada napon integratora opadne do 0. a na osnovu aktivnog signala START.L koji resetuje brojac. zatvoren je prekidac P2.Konvertor sa slike 12. kontrolna logika (KL) poslavija PR2=0 i PR1=1. tako da stanje Qn-1= Qn-2= …=Q2= Q1= Qn-1= 1 generise impuls CO=1. Izlazni napon miegratora pocinje da opada. c Utrenutku t2 napon naizlazu integratorajc V1 =0. Za vreme kada konverziia nije u toku. Posto je ulazni napon negativan.

dok se za merne instrmente uglavnom koriste konvertori malih brzina ali velike tacnosti i rezolucije. posto se prilikom razmene podataka preko magistrale svi izlazi digitalnih uredaja moraju prilkljucivati na magistralu preko trostatickih kola. tako bipolarni A/D konvertori mogu da generisu digitalni izlaz sa binarnim ofsetom. jednim obracanjem ako je magistrala sesnaestobitna. prikupljaju i obradjuju podaci. prenosi. digitalni podatak za konverziju mora upisati sa dva obracanja racunara D/A konvertoru. Za upravljaike sisieme se koriste. koje su ranije bile rezervisane za analognu elektroniku u linearnom domenu. odnosno.14 SPREGA A/D KONVERTORA SA R A CUNAREM Povezivanje A/D konvertora na mikroracunarski sistem se najcesce obavija prikljucivanjem digitalnog izlaza konvertora na magistralu racunara. Zajednicko za konvertore je da treba da imaju mogucnost sprege sa racunarem. U zavisnosti od dinamicke promene pojave koja se digitalizuje i obraduje.prenos i obradu zvucnih signala. digitalni izlaz A/D koavertora treba da bude trstaticki. kako se ne bi parcijalnim upisom u registar na izlazu pojavila neregularna vrednost napona. tada se u konvertor rezolucije 0 do 16 bita. A/D i D/A konvertori su. nakon naglog razvoja mikroproccsora. snima i reprodukuje ton. u zavisnosti od dinamicke. 12. takodje. sve vise fiinkcija. Da bi se obezbedili ovi oprezni zahitevi. u registar D/A konvertora se kompletna informacija mora upisati u istom vremenskom trenutku. 12. kada je. Od sredine sedamdesetih godina. i logicke sklopove koji obezbeduju jednostavno prikljucivanje na racunare I mikroracunare. Posto se osmobitne magistrale veoma cesto koriste. 12.13 SPREGA D/A KONVERTORA SA RACUNAREM Vecina mikroracunara u sistemima u kojima se ne zahteva velika brzina razmene i obrade podataka. razmenjuje podatke sa perifemim jedinicama na nivou bajta (paralelno po 8 bita) Ako je periferna jedinica D/A konvertor. Takode. U svim ovim sistemima je neophodna konverzija analognih signala u dtgitalne i digitalnih u analogne. pocelo da se realizuje digtalnim.12. S druge strane. Danas se digitalnim uredajima obraduje slika. kada su rezolucije vece od 8 bita. Za audio tehniku. Kao sto bipolarni D/A konvertori kariste ulazne digitalne informacije oznacene na razlicite nacine. Tako se za obradu video slika u radarskoj i TV tehnici koriste najbrzi konvertori. to se i A/D konvertori organizuju tako da. mere. 210 . pored mreze koja obezbeduje samu konverziju.12 PRIMENA D/A I A/D KONVERTORA Digitalno-analogni i analogno-digitalni konvertori se skoro tri decenije koriste u mernoj tehnici. mogu biti procitani iz vise od jednog obracanja racunara u slucaju da je magistrala osmobtna ili. koriste se konvertori srednjih brzina. primenjuju se A/D i D/A konvertori odgovarajuce brzine. koliko je uobicajena rezolucija za upravljacke i merne sisteme. ili kombinacijom digitalnih i analognih kola. generisu izlazni digitalni kod koji ce sadriati inforniaciju o znaku i o velicini ulaznog napona. brzi D/A konvertori. D/A konvertori koji su namenjeni prikljucivanju na osmobitne magistrale podataka se izraduju sa udvojenim registrima. ili da formiraju digitalnu informaciju sa znakom i digitalnim ekvivalentom aposolutne vrednosti ulaznog napona.11 BIPOLARNI A/D KONVERTORI Za konvertovanje napona oba polariteia A/D konvertori treba da u zavisnosti od polariteta ulaznog napona. realizuju servo sistemi i upravlja sistemima generalno. oznacien u brojnom sistemu komplementa do dva. tako da svi veci proizvodjaci A/D i D/A konvertora izraduju integrisane konvenore koji imaju. konvertor srednje ili male brzine. poceli naglo da se razvijaju. paralelni A/D.

pogodnim pretvaracem.12. Ako je digitalni merni instrument namenjen samo za prikazivanje izmerene velicine na cifarskom pokazivacu. Osnovna komponenta digitalnog mernog uredjaja koji meri analognu velicinu je digitalni voltmetar. ili elektricnim mrezama. vec samo rezolucija. a zatim konvertuje u digitalni oblik. ta se velicina pretvara u napon. Za ovu primenu su najpogodniji A/D konvertori sa dvojnim nagibom. brzina konverzije nije od znacaja.15 DIGITALNI VOLTMETAR Jedna od prvih masovnijih primena A/D konvertora je u mernoj digitalnoj instrumentaciji. s obzirom da tacnost konverzije zavisi samo od tacnosti referentnog napona. a vreme konverzije od desetak ms je zanemarljivo u odnosu na vreme potrebno da se procita rezultat sa pokazivaca. 211 . linearnost i tacnost. Ako se meri velicina koja nije napon. u sluciaju merenja neelektricnih velicina. gde se rezultat merenja analogne velicine prikazuje na cifarskom pokazivacu. u slucaju da se mere elektricne karakteristike.

Naučna knjiga. 1984. M. ELEKTRONIKA-diskretna i integrisana analogna kola. Nikolić. IMPULSNA I DIGITALNA ELEKTRONIKA. D. Vasiljević. Marjanović. J. 2003. A. LINEARNA ELEKTRONIKA-zbirka zadataka. Beograd. Ilić. 5. Beograd. 2. NAUKA. ZBIRKA ZADATAKA IZ DIGITALNE ELEKTRONIKE. D. 3.LITERATURA 1. DIGITAL INTEGRATED CIRCUITS-A Design Perspective. M. 1992.M. Chandrakasan. Pearson Education. S. Second Edition. Hribšek. Naučna knjiga. M. 1997. Živković. 1988.Rabaey. Naučna knjiga. Beograd. D. Beograd. S. 212 . Vasiljević. Popović. B. 4. Tešić.

Sign up to vote on this title
UsefulNot useful